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AR# 11510

FPGA I/O - LVDS や LVPECL などの差動入力を駆動しない状態にしておくことが可能か

説明

差動入力を駆動しない状態にしておくとどうなりますか。入力を DC バイアスにすべきですか。デバイスを損傷する危険はありますか。

ソリューション

入力レジスタがディスエーブルになっている場合など、差動レシーバー ピンが駆動されていないときに、ピンのロジック ステートが重要でない場合、何もする必要はありません。 

ノイズがある場合はレシーバーの出力がトグルする場合がありますが、これが原因でデバイスが損傷することはありません。トグルするとデバイスの消費電力とノイズが増加する可能性がありますが、大したことはありません。

レシーバーのピンを既知のロジック ステートにしておく必要がある場合、VCCO へのプルアップおよび GND へのプルダウンで入力を DC バイアスにすることができます。

デザインの目標は、既知のロジック レベルが IBUFDS 出力となり、かつ良好なシグナル インテグリティが入力ピンで確保される差動入力電圧を得ることです。

駆動していない場合の差動入力電圧がデータシートに記載されている差動入力規格の最小 VID よりも大きくなるように、プルアップ抵抗およびプルダウン抵抗を選択する必要があります。

それから、目標とする動作周波数で入力を駆動して IBIS または Spice シミュレーションを実行し、入力の仕様が満たされた状態で良好なシグナル インテグリティが入力で確保されることを確実にします。

アンサー レコード リファレンス

マスター アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
47900 SelectIO デザイン アシスタント: ザイリンクス デバイスとのインターフェイス N/A N/A
AR# 11510
日付 04/04/2017
ステータス アクティブ
種類 一般
デバイス
  • FPGA Device Families
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