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AR# 13024

12.1 タイミング - DLL/DCM の Tdllino/Tdcmino 計算方法と負のクロック パスについて

説明

DLL/DCM の Tdllino/Tdcmino 計算方法と負のクロック パスについて

ソリューション


Tdllino/Tdcmino は、アプリケーションの実行中に DLL/DCM のデザイン コンフィギュレーションによって決定されます。レジスタでのクロックを内部または外部のクロック ソースと位相が揃うように調整するため、クロック パスには負の遅延が適用されます。

遅延は、次の式で計算されます。

Tdcmino = - (Tbufgmux + Tfeedback + Tdcmfboffset - Tdcmclkinoffset)

where:

Tbufgmux = DLL/DCM の出力から、DLL/DCM の CLKFB ピンにフィードバックするクロック信号を駆動するグローバル クロック バッファの出力までの遅延。フィードバック パスに複数の BUFGMUX を使用している場合は、最後の BUFGMUX の出力までの総合遅延がこの値になります。
Tfeedback = グローバル クロック バッファの出力と DLL/DCM の CLKFB ピンを接続する信号のネット遅延。
Tdcmfboffset = IOB から DLL/DCM 間での遅延を補正するオフセット値。*
Tdcmclkinoffset = その他の回路上のずれを補正するオフセット値。** この値は、回路の状態および低レベルのスピード ファイル パラメータによって異なります。
(Virtex/Virtex-E の場合は、BUFGMUX を BUFG に置き換えてください)

その結果、次に示すように、クロック遅延パスが負になります。

Clock Path: clki to fdc_in0

Delay type..................Delay(ns) Logical Resource(s)

--------------------------------------------------------------------------------------
Tiopi............................0.825 clki
....................................clk_ibufg
net (fanout=1)..............0.798 clk_int
Tdcmino......................-4.362 dcm_0
net (fanout=1)..............0.852 clk_dcm
Tgi0o...........................0.209 clk_bufg
net (fanout=6)..............1.067 clk
--------------------------------------------------------------------------------------
Total............................-0.611 ns (-3.328 ns logic, 2.717 ns route)

負の遅延は正常であり、間違いではありません。I/O タイミングは DCM の固定位相シフトで変更でき、スタティック タイミング解析でのクロックの到着時間が調整されます。ロック入力に別の I/O 規格を使用すると、クロック パス遅延も異なります。

遅延が負であるということは、クロックが GCLK ピンに到達する前にフリップフロップに到達するということです。これによりゼロ ホールド タイムが保証され、CLK が GCLK ピンでトグルされた後までデータをホールドする必要がなくなります。

タイミング制約の詳細は、『タイミング制約ユーザー ガイド』 を参照してください。 http://japan.xilinx.com/support/documentation/sw_manuals/xilinx12_1/ug612.pdf
AR# 13024
日付 12/15/2012
ステータス アクティブ
種類 一般
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