AR# 13572

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Virtex-E/Virtex-II/Pro - LVDS および LVPECL の同時スイッチ出力 (SSO) ガイドライン

説明

キーワード : Virtex-E, Virtex-II, Virtex-II Pro, LVDS, LVPECL, differential, signal, SSO, SSN, simultaneous, switch, switching, output, noise, max, guideline, recommendation, ground, power, bounce, 差動, 信号, 同時, スイッチ, 出力, ノイズ, 最大, ガイドライン, 推奨, グランド, 電力, バウンス

重要度 : 標準

概要 :
Virtex-E および Virtex-II の SSO ガイドラインに LVDS および LVPECL に関する記述が含まれていません。 これらの信号に対する SSO の推奨最大値はいくつですか。

ソリューション

SSO の処理方法については、アプリケーション ノート『Managing Ground Bounce in Large FPGAs』 (Xilinx XAPP689) を参照してください。

SSO ガイドラインとして、次の情報をご利用ください。

Virtex-E、LVDS : 1 出力ペア = LVTTL 2mA ドライバ 1 つ (高速スルー レート)
Virtex-E、LVPECL : 1 出力ペア = LVTTL 24mA ドライバ 1 つ (高速スルー レート)

Virtex-II/Pro LVPECL ドライバは、Virtex-E ドライバと同じです。

Virtex-II LVDS ドライバは非常にバランスがとれており、そのスイッチ切り替えによって生じる過渡電流は微々たるものなので、 SSO は問題にはなりません。 詳細については、(Xilinx Answer 12629) を参照してください。

Virtex-E の SSO ガイドラインは、Virtex-E のデータシートに記載されています。
http://www.xilinx.co.jp/xlnx/xweb/xil_publications_display.jsp?category=/Data+Sheets/FPGA+Device+Families/Virtex-E&iLanguageID=2

[Virtex-E 1.8V FPGA 機能の詳細説明 (英語版)] をクリックし、「Using SelectIO」 -> 「Design Consideration」 -> 「Simultaneous Switching Guidelines」を参照してください。

Virtex-II の SSO ガイドラインは『Virtex-II Platform FPGA ユーザー ガイド』に記載されています。
http://www.xilinx.co.jp/xlnx/xweb/xil_publications_display.jsp?category=/User+Guides/FPGA+Device+Families/Virtex-II/&iLanguageID=2

「デザインに関する注意事項」より「シングルエンド SelectIO リソースの使用」を選択し、「デザインに関する注意事項」の SSO ガイドラインを参照してください。
AR# 13572
日付 12/15/2012
ステータス アクティブ
種類 一般
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