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AR# 13756

Virtex-II/II Pro FPGA、DCM - DCM のクロック出力 (VCCAUX、droop、droop、droop、CLK2X period)で位相エラー、デューティ サイクルのずれ、過剰ジッタが発生する原因について

説明

Virtex-II または Virtex-II Pro の DCM を使用すると、I/O または CLB のスイッチの影響を受ける内部グランド ピンに位相エラー、デューティ サイクルのずれ、DCM クロック出力の過剰なジッタが起きます。これは LOCKED 信号が High のときでも発生します。

この原因を教えてください。

ソリューション

内部グランド ピンは DCM、IOB、および CLB で共有されます。VCCINT、VCCO、またはその両方の電流に大きな変化があると、IR (電圧) ドロップがそれに対応して変化し、DCM 電源も低下します。

DCM 電源の内部低下は、位相エラー、デューティ サイクルのずれ、DCM クロック出力の過剰なジッタの原因となります。

この問題を回避するには、電圧が急激に変化しないよう電源を設計し、過剰なジッタや周期のずれを発生させずに DCM でタップをすばやくアップデートできるようにします。

このような問題を解決するには、次を参考にしてください。

最適なパフォーマンスを得るため、同期スイッチ出力 (SSO) のガイドラインや適正なバイパス/デカップリングの使用を検討します。SSO の詳細は、(ザイリンクス アンサー 11713) を参照してください。

電源のバイパス/デカップリングについてのガイドラインは、(ザイリンクス XAPP623): 『Power Distribution System (PDS) Design: Using Bypass/Decoupling Capacitors』を参照してください。

http://japan.xilinx.com/support/documentation/application_notes/xapp623.pdf

また、次のサイトにある PCB チェックリストも参照してください。

http://japan.xilinx.com/products/design_resources/signal_integrity/si_pcbcheck.htm


2. FACTORY_JF 設定を FFFF に増加します。FACTORY_JF 属性を 0xFFFF に設定すると、DCM ではタップが約 20 入力クロックごとにアップデートされます。デフォルト設定 0xC080h の場合は、アップデートの速度が遅くなります。デカップリングを向上させ、電源を安定させることが推薦ソリューションです。

FACTORY_JF の値を増加すると、DCM の周波数により遅延ラインがアップデートされるので、少量のジッタ (約 30ps) が発生する場合があります。この理由から、FACTORY_JF はデフォルトでは最大値に設定されていません。電源が不安定な場合に発生する位相エラーは、追加のジッタよりもかなり大きいので、FACTORY_JF の値を増加することでデザインが向上する場合があります。

3. 電源またはグランドの変動を 1ms で 10mV 未満に制限すると、次の図に示すように DCM で変動を適切に監視できます。

4. 電源の peak-to-peak ノイズを 200mV 以内にします (次の図を参照)。



VCC droop
VCC droop


5. VCCAUX と VCCO が同じ電源プレーンにある場合は、各 VCCAUX/VCCOピンを適切にデカップリングまたはバイパスします。デザインで DCM が使用されていて、手順 3 および 4 に従うことができない場合、VCCAUX を VCCO から分離することをお勧めします。

6. 電圧の変化を回避できない場合、強い I/O ドライバを DCM から離れた位置に配置するか、追加の IOB をグランド ピン (仮想グランド) として DCM のどちらかの側に使用します。これにより、内部 IR 降下が減少し、ジッタが改善します。IOB を GND (論理レベル 0) を駆動する出力としてコンフィギュレーションし、この IOB を外部でグランド プレーンに直接接続すると、仮想グランドを作成できます。

7. CLK2X 出力は、特に電源またはグランドの変動の影響を受けやすいので、すべての IOB および CLB が切り替わる場合は、M=2 および D=1 に設定した CLKFX 出力の方が出力が向上する可能性があります。CLKFX を使用した場合、DFS への入力クロックの 3 サイクルごとにタップがアップデートされます。CLK2X 出力ではアップデートの頻度が低くなります。

FACTORY_JF 属性は、FPGA Editor、VHDL/Verilog 属性、または UCF ファイルで変更できます。

FPGA Editor

1. NCD ファイルを読み取り/書き込みモードで開きます。

2. DCM ブロックを開き、FACTORY_JF 属性を適切な設定に変更します。

3. NCD ファイルを保存します。

VHDL

attribute FACTORY_JF : string;
attribute FACTORY_JF of <dcm_inst> : label is "FFFF";

Verilog

//synthesis attribute FACTORY_JF of <dcm_inst> is "FFFF"

UCF

INST <dcm_inst> FACTORY_JF = "FFFF";

メモ : ジッタ フィルタを頻繁にアップデートするように設定してもジッタの大きさは大幅に変更されません。 むしろ、周波数でスペクトル密度を上げることでジッタの発生する速度が変化します。
AR# 13756
日付 12/15/2012
ステータス アクティブ
種類 一般
デバイス
  • Virtex-II
  • Virtex-II Pro
  • Virtex-II Pro X
  • Virtex-II QPro/R
IP
  • Digital Clock Manager (DCM) Module
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