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AR# 13824

Virtex-II DCM - 可変位相シフト (DPS) のタイミング図 (PSEN、PSINCDEC、PSCLK、PSDONE のタイミング パラメータ)

説明

キーワード : digital, phase, shift, CLKIN, DLL, clock, manager, setup, hold, TCKO, TSU, THO, デジタル, 位相, シフト, クロック, DCM, タイミング

可変位相シフトのタイミングを表す図はありますか。

PSCLK に対する PSINCDEC、PSCLK、および PSDONE のタイミング パラメータ (セットアップ/ホールドおよび clock-to-out) はありますか。

ソリューション

次の図に、可変位相シフトのタイミングを示します。
DFS 可変モードのタイミング図
DFS 可変モードのタイミング図


この図からわかるように、可変位相シフトの制御信号およびステータス信号は、すべて PSCLK の立ち上がりエッジに同期しています。

PSINCDEC、PSEN、PSCLK、および PSDONE のタイミング パラメータはありません。PSCLK に対するタイミングは 100% 同期しているので、正しく機能させるため、PSEN、PSINCDEC、および PSDONE を PSCLK の立ち上がりエッジで取り込む必要があります。

PSEN は、1 クロック周期の間アクティブにする必要があります。そうしないと、位相シフトが正しくインクリメント/ディクリメントされない可能性があります。

位相シフトが完了すると、PSDONE が 1 クロック周期の間 High になります。位相シフトが完了するまでにかかる時間は一定していないので、位相シフトのステータスは PSDONE で確認する必要があります。

PSEN がイネーブルになってから PSDONE がなるまでの間、DCM の出力クロックは元の位相からビットごとに変更後の位相に移行していきます。PSDONE が High になれば、位相のインクリメント/ディクリメントは完了しています。

メモ : 位相シフト カウンタが最大値 (255) に達した後 PSEN がイネーブルになると、PSEN がイネーブルになってから少し後に PSDONE が PSCLK の 1 クロック サイクル間 High になりますが、位相シフト オーバーフロー ピン (STATUS(0)) が High になることでカウンタが最大値に達している状況が示されます。この場合、位相シフトは行われません。

STATUS(0) ピンの詳細については、(Xilinx Answer 12378) を参照してください。
DCM STATUS ピンの詳細については、(Xilinx Answer 10972) を参照してください。
AR# 13824
日付 12/15/2012
ステータス アクティブ
種類 一般
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