AR# 1489

CPLD XC9500 ファミリ/XPLA3 - グローバル クロック/出力イネーブル ネットの使用方法

説明

キーワード : BUFG, clock buffer, global clock, XC9500, 9500, internal clock, クロック バッファ, 内部クロック, グローバル クロック

重要度 : 標準

概要 : フィッタでグローバル クロック、グローバル出力イネーブル、グローバル セット/リセットのリソースを使用する方法

メモ : グローバル バッファを使用する場合、バッファとデスティネーション (CLK、OE、リセットの各ピン) 間にロジックを入れることはできませんが、インバータを入れることは可能です。

ソリューション

1

グローバル クロック :

クロック信号がデバイス外部で生成される場合、入力パッドを BUFG に接続し、BUFG の出力をレジスタのクロック入力に接続します。

これで信号が自動的にグローバル クロック ピンに配線されます。 ある特定の GCLK ピンにマップする場合は、ピンを固定して制約を設定します。

ピン固定に関する詳細は、(Xilinx Answer 2719) を参照してください。

信号が内部で生成される場合は、(Xilinx Answer 5572) を参照してください。

2

グローバル出力イネーブル :

信号が入力ピンから送られる場合、トライステート ラインの入力と OE 間で BUFGTS を接続します。

特定の BUFGTS ピンを使用する場合は、入力信号をそのピンに割り当てます。

ピン固定に関する詳細は、(Xilinx Answer 2719) を参照してください。

信号が内部で生成される場合は、(Xilinx Answer 5572) を参照してください。

3

グローバル セット/リセット :

信号が入力ピンから送られる場合、レジスタの入力とセット/リセット間で BUFGSR を接続します。

信号が内部で生成される場合は、(Xilinx Answer 5572) を参照してください。
AR# 1489
日付 12/15/2012
ステータス アクティブ
種類 一般