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XST (Xilinx Synthesis Technology) - よく寄せられる質問 (FAQ)

説明

このアンサーでは、ザイリンクス合成ツール (XST) に関してよく寄せられる質問を紹介します。

ソリューション


合成ツールは ISE ソフトウェア環境に完全に統合されています。次の質問および回答は、XST の 9.1i リリースに対応しています。

質問 : XST でサポートされるアーキテクチャについて教えてください。

回答 : XST は、次のファミリをサポートしています。FPGA : Virtex、Virtex-E、Virtex-II、Virtex-II Pro、Virtex-4、Virtex-5、Spartan-II、Spartan-IIE、Spartan-3、Spartan-3E、 Spartan-3A CPLD : XC9500、XC9500XL、XC9500XV、CoolRunner、CoolRunner-II XST は、Spartan および Spartan-XL、XC4000 ファミリ FPGA のサポートはしていません。

質問 : XST のクオリティについて教えてください。 

回答 : XST は市場に出ているほかの合成ツールに匹敵します。
分野によって多少の優劣はありますが、実際に比較した場合、同等のクオリティを備えています。
XST はリリースされるたびに着実に実行時間の減少やメモリ活用が改善されています。また、クロック周波数も向上し、リソース使用率も低減されています。
XST はアーキテクチャ特有のプリミティブの多くを推論し、Virtex アーキテクチャ用に調整されています。
ユーザーは、グローバル オプションおよびローカル属性によって、推論機能および最適化技術を広範囲に制御できます。

質問 : ザイリンクスは Synplify および Mentor Graphics と競合していますか。

回答 : いいえ。XST は FPGA Express の代替品として低価格の OEM タイプを提供しており、Mentor Graphics または Synplicity の製品と置き換えるようには意図してません。
これらの 2つのツールは、高密度、最高速デザインを完成することをサポートする優秀な対話型のユーザー機能を提供しており、今後もザイリンクスより優れたツールを提供していくことになるでしょう。この理由として、ザイリンクスがこの 2 社と合成について共同研究を行っており、またザイリンクスのソフトウェア開発が PAR に焦点をあて、多くのアプリケーションにわたって行われていることが挙げられます。

この 2 社は合成ツール開発を専門に手がけており、またザイリンクスとのパートナーシップを築き上げてきていることから、今後も合成分野においては、ザイリンクスの及ばぬ、優れた技術を開発していくことでしょう。考えています
また、合成においては、ザイリンクス社の開発グループだけでなく、他社からの素晴しいアイデアが生まれてきていますから、他社とのパートナーシップを重視していきたいと考えています。

質問 : XST でカバーされている言語はどの程度ですか。 

回答 : XST でサポートされる言語は、他社の合成ツールでサポートされているものとほぼ同じです。
XST の現在の言語では、他の合成ツールでサポートされている構文の少なくとも 95% がサポートされています。
サポートされていない構文の多くは、ほとんど使用されないか、簡単な回避策があります。
さらに、これらの構文の多くは、合成ツール間で一定した処理が行われていません。ツールによって処理方法が異なったり、解析エラーとなるものもあります。
場合によっては、XST には正確で完全な構文が必要であるのに対し、他社のツールでは不完全、またはあいまいなコードを受け入れることができます。
これは、コードをある合成ツールから別の合成ツールに移動させた場合によく見られる問題です。

質問 : XST で Verilog 2001 または SystemVerilog はサポートされていますか。 

回答 : Verilog 2001 は 5.1i リリースで最初にサポートされました。
現在では、Verilog 2001 のコンフィギュレーションを除くすべての合成可能機能をサポートしています。新しくサポートされた構文はすべて『XST ユーザー ガイド』に含まれています。
ザイリンクスは、ソフトウェアの主要リリースおよびマイナー リリースごとに Verilog 2001 サポートを拡張していく予定です。

SystemVerilog はまだサポートされていません。 

質問 : XST では VHDL/Verilog 混合プロジェクトはサポートされますか。

回答 : はい。ISE Design Suite 6.1i から XST で VHDL/Verilog 混合プロジェクトはサポートされるようになりました。
リリースごとに混合言語のサポートが向上してきており、現在のツールでもほとんどのデザインにおいて、問題なく処理できます。
6.1i 以前の XST で混合言語合成を実行する場合は、ブラックボックス フローを使用してください。

質問 : なぜ XST では、EDIF ファイルの代わりに NGC 出力ファイルが生成されるのですか。 

回答 : より質の高い結果を達成し、かつ全体的なデザイン フローを改善するために、XST で合成とインプリメンテーションツールをより優れた形で統合させていく方向にあるためです。
合成ツールで NGC フォーマットのファイルを生成することが、マップ済みデザインを構築するのに必要な最初のステップです。 

質問 : NGC ネットリストはどのように読み込むことができますか。

回答 : ISE Design Suite には、NGC2EDIF というネットリスト変換ツールが含まれます。
このコマンド ライン ユーティリティは、1) XST デザインを EDIF 形式で表示するため、2) サード パーティの合成ツールへブラックボックス使用率情報を渡すようにするため、という 2 つの理由から開発されています。


EDIF ファイル (拡張子は .ndf) は、修正またはインプリメントできません (このフローはテストされないため)。

質問 : XST に回路図ビューアは含まれていますか。 

回答 : はい。5.1i ソフトウェア リリースから RTL ビューアが含まれています。このビューアでは、読み出し専用モードで ECS に NGR ファイル (XST であらかじめ最適化されたネットリスト) を表示します。
XST 5.2i では、インクリメンタル合成を使用して処理されたデザインの RTL 表示のサポートが追加されています。
RTL 回路図のインスタンスをクロスプローブして HDL ソースへ戻ることが可能です。
XST 7.1i では、テクノロジ ビューアが追加れており、XST で作成された最終 NGC ネットリストを確認できます。
8.1i リリースでは、RTL およびテクノロジ ビューのクオリティとスピードが大幅に改善されています。

質問 : XST には物理合成フローはありますか。 

回答 : 物理合成手法は複数あり、そのうちいくつかは XST でサポートされています。
まずは、[Slice Packing] オプションがあり、最適化の実行中に LUT がスライスにグループ化されます。
最適化向けにより正確なタイミング情報を提供できることに加え、スライスのパッキング情報がインプリメンテーションに渡されることで一貫性のあるマップが実行されます。

このほかに、XST チームでは、結果予測や全体の結果を改善するための 2 つのフローを開発中です。
まず 1 つ目のフローは、配置配線を予測する Placer と Packer を内部に含めることです。これにより、最適化中に使用されるワイヤロード遅延をより正確に提供できます。
2 つ目のフローは、実際の配置配線タイミング情報を取得して最適化するため、配線された NCD ファイルを読むことです。

質問 : 合成フローは FPGA および CPLD のタイミング ドリブンですか。 

回答 : FPGA はタイミング ドリブンですが、CPLD は違います。
XST は、FPGA フローの最適化を制御するためにタイミング制約を使用します。
使用できる制約には、PERIOD、OFFSET IN BEFORE、OFFSET OUT AFTER、INPAD TO OUTPAD、MAX DELAY および TIG があります。CPLD フローでは、XST はロジック レベル数を削減することでタイミングを改善するための最適化テクニックを使用します。

XST のログ ファイルには詳細なタイミング レポートが含まれており、デザインで使用されるすべてのクロックと各クロックで使用されるクロックバッファの種類、および負荷数が記述されています。
ワイヤロード モデルを使用すると、最大クロック周波数と最大入力/出力回数を概算できます。
PERIOD、OFFSET IN BEFORE、および OFFSET OUT AFTER 制約のクリティカル パスの適用範囲の詳細が記述されています。

質問 : XST は UCF 形式のタイミング制約をサポートしていますか。 

回答 : 5.1i リリースから UCF 形式のタイミング制約がサポートされています。
このフローは、従来の手法 (Constraints Editor など) を使用してタイミング制約を定義し、これらのタイミング制約を XCF ファイルへコピーするユーザー向けです。
この新しい制約ファイル形式は、合成制約およびインプリメンテーション制約もサポートします。ただし、構文は UCF とは異なります。
構文の詳細は、『XST ユーザー ガイド』 を参照してください。

ザイリンクスの長期的な目標は、1 つの制約入力で合成とインプリメンテーションのすべての制約をサポートできるようにすることです。

質問 : HDL Advisor の目的を教えてください。 

回答 : HDL Advisor の目的は、高度な解析と適切なフィードバックを提供して、エラー発生の可能性がある、または非効率なコードスタイル箇所を識別し、よりよい結果を達成する助言をすることにあります。
XST では、特定の状況が検出されたときに具体的なメッセージを表示します。
たとえば、ネットに KEEP 制約を適用したことが原因で XST でタイミング最適化を実行できない場合、この問題を知らせるメッセージが表示されます。
現段階では、HDL Advisor のメッセージは警告または情報メッセージとして表示され、これらのメッセージは使用モジュールのコンテクスト内に表示されます。
今後のリリースでは、HDL Advisor という見出しが付けられ、HDL Advisor のサマリにまとめて表示される予定です。

質問 : XST ではインクリメンタル合成フローがサポートされますか。 

回答 : はい。XST は、パーティションを使用するインクリメンタル合成フローをサポートします。
デザイン モジュールにパーティションが設定されているとき、1つ目の実行から次の実行で入力ソースが変更されていない場合は、その合成結果は最終ネットリストにカットアンド ペーストされます。

さらに、XST では INCREMENTAL_SYNTHESIS 属性を使用するインクリメンタル フローもサポートされます (ソースまたは制約ファイル内のいずれか)。しかしながら、パーティションの進展にともなり、この属性およびフローのサポートはなくなる予定です。

質問 : Register Balancing (レジスタ調整) とは何ですか。 

回答 : レジスタ調整の目的は、クロック周波数を高めるためにロジックを介してレジスタを前方へあるいは後方に移動させることにより、デザインのタイミング条件を満たすことです。
この制約は、クロック ツリーを含め多数の階層で制御できます。レジスタの移動方向の制御およびデバイス ピンの制御も可能です。

質問 : High Optimization Effort と Normal Effort の違いは何ですか。 

回答 : ISE の 7.1i リリースから XST の High Effort オプションに高度な最適化テクニックが多数追加されました。
このオプションを有効にするとランタイムが長くなりますが、平均クロック速度が 7% 向上するため、ほとんどの場合このランタイムには価値があると考えられます。

質問 : CPLD フローについての用語 Equation Shaping の意味を教えてください。 

回答 : この最適化テクニックの目的は、デバイス マクロセルによって許容されるサイズにブール代数式を最適化し縮小することです。
この結果、CPLD フィッタでは NGC ファイルに記述された keep および collapse 制約による代数式が考慮されます。

質問 : XST は XFLOW ではサポートされていますか。 

回答 : はい。-synth オプションを使用すると X-FLOW で XST 合成が含まれています。
VHDL および Verilog nのオプション ファイルは、ソフトウェアと共に配布されています。「xflow」と入力するとヘルプおよびオプション ファイル名を参照できます。

質問 : XST に関しての詳細はどこにありますか。 

回答 : 参照用リソースを次に示します。

XST オンライン ヘルプ、『合成/シミュレーション ユーザー ガイド』、『制約ガイド』 : http://japan.xilinx.com/support/documentation/dt_ise.htm

アンサー レコード (アンサー データベースより) :

http://japan.xilinx.com/support/
 

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日付 12/01/2014
ステータス アクティブ
種類 一般
ツール
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