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AR# 15436

LogiCORE SPI-4.2 (POS-PHY L4) - ダイナミック アライメントを使用した PL4 コアのシミュレーション

説明

概要 :

ダイナミック アライメントを使用した PL4 コアのシミュレーション方法を示します。

ソリューション

このアンサーは、シミュレーションにダイナミック アライメントを使用している PL4 コアのみを対象にしています。この PL4 コアをシミュレーションする前に、次の情報をお読みください。

PL4 でダイナミック アライメントを使用する場合、Sink コアのビットごとのスキュー調整機能を正確にシミュレーションするには、タイミング シミュレーションが必要となります。ダイナミック アライメント回路は、配置配線後の NGDAnno ツールで作成された SDF ファイルのタイミング情報によって異なります。 このため、必ずタイミング シミュレーションを実行して、ダイナミック アライメントのパフォーマンスを確認してください。

コアに含まれる NGDBuild 後のファンクション シミュレーション モデルは、ダイナミック アライメント コアを生成してもスタティック アライメント シミュレーション ファイルになります。このファイルは、次の CORE Generator のプロジェクト ディレクトリにあります。

<component_name>/test/<vhdl | verilog>/pl4_snk_top.<v | vhd>

このシミュレーション モデルを使って、コア全体のファンクショナル シミュレーションを実行できます (ダイナミック アライメントのビットごとのスキュー調整を除く)。 このファイルは、コアの機能を評価し、シミュレーション時間を短縮するために提供されています。

このシミュレーション モデルは、機能的に同等のものであるのですが、ダイナミック アライメントの PL4 コアのサイクルに忠実なものではありません。 実際のダイナミック アライメント コアには、このシミュレーション モデルには表現されていないレイテンシが含まれています。 PL4 コアのサイクルに忠実なものがファンクショナル シミュレーションに必要な場合、遅延分として 9 サイクル分の RDClk をデザインに、または PL4 シンク コアの前の (RDat および RCtl 入力の前) テストベンチに、追加する必要があります。サイクルに忠実なものがファンクショナル シミュレーションに必要でない場合、コアのシミュレーションをするにあたり変更の必要はありません。

PAR を実行後、NGDAnno の出力ファイル (Verilog/VHDL) および SDF ファイルを使って、ビットごとのスキュー調整するダイナミック アライメントを含むタイミング シミュレーションを終了させます。 PAR 後のシミュレーションの詳細については、『PL4 Design Example』の「Simulating the PL4 Core」というセクションを参照してください。

AR# 15436
日付 12/15/2012
ステータス アクティブ
種類 一般
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