UPGRADE YOUR BROWSER

We have detected your current browser version is not the latest one. Xilinx.com uses the latest web technologies to bring you the best online experience possible. Please upgrade to a Xilinx.com supported browser:Chrome, Firefox, Internet Explorer 11, Safari. Thank you!

AR# 18392

12.1 タイミング解析 - OFFSET 制約が設定されているクロック パスが制約が付けられていないパスのレポートに表示される

説明

デザインは完全に制約が付けられています。入力および出力レジスタすべてに OFFSET 制約を設定しているのですが、制約が付けられていないパスのレポートにパスが表示されます。表示されているパスは、クロック パッドから入力および出力レジスタへのクロック パスです。OFFSET 制約はその値の計算にデータ パスとクロック パスを使用するので、クロック パスにはこの制約が設定されているものと想定しています。

ソリューション

OFFSET 制約 (OFFSET/IN および OFFSET/OUT) はデータ パスのみを対象にしています。OFFSET 制約はオフセット値の計算にクロック パスを使用するのですが、実際に制約は付けられていません。クロック パスには FROM:TO 制約を設定することができますが、その必要はないはずです (特にグローバル配線のクロックの場合)。

クロック パスに制約を設定する必要のあるデザインの場合、次の例を利用して、クロック パスを制約の付けられていないパス解析のセクションから削除してください。

INST "abc_inst" TPTHRU = abc_grp;

// where abc_inst is the instance name of a MMCM/PLL/DCM/BUFR/BUFIO ...

TIMESPEC ts_ignore_clock = FROM PADS THRU "abc_grp" TIG;

AR# 18392
日付 05/12/2012
ステータス アクティブ
種類 既知の問題
ツール
  • ISE - 10.1
  • ISE Design Suite - 11.1
  • ISE Design Suite - 11.2
  • More
  • ISE Design Suite - 11.3
  • ISE Design Suite - 11.4
  • ISE Design Suite - 11.5
  • ISE Design Suite - 12.1
  • ISE - 8.1i
  • ISE - 8.1i sp1
  • ISE - 8.1i sp2
  • ISE - 8.1i sp3
  • ISE - 8.2i
  • ISE - 8.2i sp1
  • ISE - 8.2i sp2
  • ISE - 8.2i sp3
  • ISE - 9.1i
  • ISE - 9.1i sp1
  • ISE - 9.1i sp2
  • ISE - 9.1i sp3
  • ISE - 9.2i
  • ISE - 9.2i sp1
  • ISE - 9.2i sp2
  • ISE - 9.2i sp3
  • ISE - 9.2i sp4
  • ISE - Legacy
  • Less
このページをブックマークに追加