UPGRADE YOUR BROWSER

We have detected your current browser version is not the latest one. Xilinx.com uses the latest web technologies to bring you the best online experience possible. Please upgrade to a Xilinx.com supported browser:Chrome, Firefox, Internet Explorer 11, Safari. Thank you!

AR# 19257

12.1 リリース ノート - データシートとタイミング レポートの「Data Sheet Section」のタイミング - セットアップ/ホールド値の差

説明


データシート (モジュール 3 「DC およびスイッチの特性」) セットアップおよびホールド タイムの Pin-to-Pin 入力パラメータを確認しました (Tpsdcm/Tphdcm など)。 次に、デザインでスタティック タイミングを実行し、タイミング レポートの「Data Sheet Section」で報告されているセットアップおよびホールド タイムを確認しましたが、値が違います。



これらの値の違いには何か理由があるのですか。

ソリューション


データシートにリストされている値は、デバイスで計測された数値で同じコンディションを使用するデザインすべてに保証されている値です (以下参照)。セットアップ/ホールド タイムには 2 つのタイプがあります。1 つは Tpsdcm/Tphdcm または Tpsdll/Tphdll です。これらは DCM または DLL を使用するデザインのセットアップ/ホールド タイムです。2 つ目は Tpsfd/Tphfd です。これらは、DCM または DLL を使用せず、グローバル クロック リソースを使用するデザインのものです。これらのパラメータにはそれぞれ具体的なコンディションがあります。



DCM を使用したグローバル クロックのセットアップ/ホールド タイム :

- リストされている値はデフォルト I/O 規格を使用しています (Virtex-II デバイスの LVTTL 12 mA FAST)。

- 入力フリップフロップは IOB にあり、IOB 遅延エレメントを使用していません。(これはデバイス ファミリにより異なる可能性があります。正確なコンディションはデータシートを確認してください。)

- クロックは GCLK IOB に入力され、理想的な IBUFG->DCM および DCM->BUFG 接続となります。つまり、IBUFG および DCM または DCM および BUFG はデバイスの反対側には配置できません (デバイス下部の GCLKIOB はデバイス上部の DCM に入力されます)。

セットアップ タイムは、最もスピードの遅い配線で、最大量のロードでグローバル クロック入力信号に相対的に計測されます。ホールド タイムは、最もスピードの遅い配線で、最大量のロードでグローバル クロック入力信号に相対的に計測されます。つまり、ここでレポートされるセットアップ/ホールド タイムは、スタティック タイミングで報告されるものより「ワーストケース」となります。



DCM を使用しないグローバル クロック セットアップおよびホールド タイム :

- リストされている値はデフォルト I/O 規格を使用しています (Virtex-II デバイスの LVTTL 12 mA FAST)。

- 入力フリップフロップは IOB にあり、IOB 遅延エレメントを使用しています。(これはデバイス ファミリにより異なる可能性があります。正確なコンディションはデータシートを確認してください。)

- クロックは GCLK IOB に入力され、理想的な IBUFG->BUFG 接続となります。IBUFG および BUFG はデバイスの反対側には配置できません (デバイス下部の GCLKIOB はデバイス上部の BUFG に入力されます)。

セットアップ タイムは、最もスピードの遅い配線で、最大量のロードでグローバル クロック入力信号に相対的に計測されます。ホールド タイムは、最もスピードの遅い配線で、最大量のロードでグローバル クロック入力信号に相対的に計測されます。つまり、ここでレポートされるセットアップ/ホールド タイムは、スタティック タイミングで報告されるものより「ワーストケース」となります。



タイミング レポートの「Data Sheet Section」にリストされている数値は、デザインごとに異なり、いくつかの計測値 (Tiopi、Tiopick、Tgio、ネット遅延、Tdcmino など) に基づいて計算されています。これらの数値は、特定デザインに対しより正確です。どちらの数値も正しいのですが、次の理由で、データシートとタイミング レポートの「Data Sheet Section」とで違いが見られます。



- データおよびクロックの IOSTANDARD がデフォルト設定 (Virtex-II の LVTTL 12 mA fast) と異なります。この場合、I/O 調整表を使用してデータシートの値を調整する必要があります。

- インプリメンテーション ツールで、自動クロック配置が理想的に処理されていません (GCLKIOB および DCM がデバイスの反対側にある)。

- 入力フリップフロップが IOB にありません。

- 入力フリップフロップが IOB にありますが、遅延エレメントが使用されています/使用されていません。

- クロック全体またはその一部で、グローバル配線が使用されていません (クロックにゲートを付けるか、ローカル クロックを使用する場合、値は変わります)。



どのケースも、こうしたコンディションを確認する一番簡単な方法は FPGA Editor を使用することです。理想的なコンディションでも、または調整をすべて行っても、データシートとタイミング レポートの「Data Sheet Section」との値を近づけることはできません。データシートの値はタイミング レポートのものよりも「ワーストケース」だからです。データシートの値は、デザイン プロセス前に I/O タイミングを予測するのに使用することができますが、スタティック タイミングのタイミング レポートの値は、完了したデザインの実際の I/O タイミングを得るために使用します。また、タイミング レポートの「Data Sheet Section」で報告されるセットアップ/ホールド タイムは、タイミング レポートの「Verbose Section」の OFFSET/IN 制約で報告されている値を使用して手動計算することもできます。



Timing Analyzer では、デザイン解析中に IOSTANDARD が含まれます。PAD に関連した遅延は、データおよびクロック パッドの両方に対しデザインで使用されている IOSTANDARD に基づいて変化します。タイミング解析で、使用されている IOSTANDARD に基づきパッドの伝搬遅延は自動的に調整されます。
AR# 19257
日付 12/15/2012
ステータス アクティブ
種類 一般
ツール
  • ISE - 10.1
  • ISE Design Suite - 11.1
  • ISE Design Suite - 11.2
  • More
  • ISE Design Suite - 11.3
  • ISE Design Suite - 11.4
  • ISE Design Suite - 11.5
  • ISE Design Suite - 12.1
  • ISE Design Suite - 12.2
  • Less
このページをブックマークに追加