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AR# 19377

LogiCORE PCI Virtex-II Pro - 制約はすべて満たされているのに PAR レポートに入力セットアップ パスのタイミング違反が表示される

説明

キーワード : PCI, 66, 33, 32, 64, ホールド, 入力, セットアップ, タイミング違反

重要度 : 標準

概要 :
Virtex-II Pro デバイスを使用した PCI LogiCORE デザインをガイド ファイルを使用せずにインプリメントすると、PAR レポートのタイミング サマリにタイミング違反が表示されますが、 制約はすべて満たされているようです。 どうしてこのような状況が起こるのですか。

タイミング レポートのセットアップ/ホールド サマリでは、一部の PCI ピンに対してホールド タイムが正になっています。 これはどうしてですか。

ソリューション

この現象は、ガイド ファイルを使用しない Virtex-II Pro デザインでのみ発生します。 66MHz PCI コア デザインでガイド ファイルを使用していてこの現象が発生する場合は、バージョン 3.0.145 以降の PCI コアを使用していることを確認してください。 また、必ずバージョン 7.1i 以降の ISE を使用してください。

Virtex-II Pro または Virtex-4 デバイスの 66MHz PCI コア デザインの場合は、入力遅延バッファを正しく設定していることを確認してください。 Virtex-II Pro デバイスの設定については、『Getting Started Guide』の「Family Specific Considerations」にある表 3-3 (27 ページ) を参照してください。 このマニュアルは、PCI コアのダウンロード ディレクトリの docs ディレクトリにあります。

それでも問題が解消されない場合は、次のサイトからウェブケースを開いてください。ウェブケースを開く際に、このアンサー番号も記載してください。
http://www.xilinx.co.jp/support/clearexpress/websupport.htm

ガイド ファイルを使用しない 33MHz PCI デザインの場合、この現象はホールド タイム違反が原因で発生します。 TRACE を実行し、ホールド タイム違反に関する記述を確認してください。 PCI ピンのホールド タイムは 0 以下である必要があります。 TRACE レポートの最後に「Setup/Hold to clock PCLK」という表があり、 TRDY_N など一部のピンでホールド タイムが正の値になっています。

この問題は、次の ISE ソフトウェア リリースで修正される予定です。

当面は、配置を実行せず配線のみを再実行すると、解決します。 配置配線を通常どおり実行した後ホールド タイム違反がある場合は、次のコマンドを使用して PAR を再実行します。

par -w -p -k pcim_top_routed.ncd output pcim_top.pcf

PAR のオプションの詳細については、6.1i ソフトウェア マニュアルの『開発システム リファレンス ガイド』を参照してください。


AR# 19377
日付 12/15/2012
ステータス アクティブ
種類 一般
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