UPGRADE YOUR BROWSER

We have detected your current browser version is not the latest one. Xilinx.com uses the latest web technologies to bring you the best online experience possible. Please upgrade to a Xilinx.com supported browser:Chrome, Firefox, Internet Explorer 11, Safari. Thank you!

AR# 19498

System Generator - System Generator デザインからグローバル リセットが削除された理由

説明

キーワード : SysGen, MATLAB, Simulink, 6.2, GSR, global, local , reset, System Generator, グローバル リセット, ローカル リセット, リセット

System Generator デザインからグローバル リセットが削除されたのはどうしてですか。

ソリューション

VHDL では、リセット信号が最上位にあり、すべてのモジュールに接続されていました。これは、実際はグローバル リセットではないのにそのように見えるため、削除されました。グローバル リセットがインプリメントできない理由は、System Generator で使用されるコアにリセット ポートがないものがあるためです。最上位にリセット ポートが 1 つあると、デザイン全体がリセットされるように見えますが、実際にはリセットできないコアがあります。

次に、現在生成される VHDL コードの例を示します。この例には、定数で終端されている下位レベルのリセットがあります。

<model>_clock_driver では xlclockdriver.vhd への接続は次のように記述されます。

xlclockdriver1: xlclockdriver
generic map (
period => 1,
use_bufg => false
)
port map (
sysce => '1',
sysclk => clk_sysgen,
sysclr => '0',
ce => ce_x_0,
clk => clk_x_0
);

グローバル リセットをデザインに含める場合は、同期ブロックすべてに手動でリセット信号を接続してください。10.1 より、リセット ジェネレータ ブロックが含まれるようになり、このブロックを使用すると、デザインに含まれるさまざまなサンプル レートのリセットを生成できます。詳細は、System Generator Blocikset リファレンス ガイドの Reset Generator ヘルプを参照してください。
AR# 19498
日付 12/15/2012
ステータス アクティブ
種類 一般
このページをブックマークに追加