UPGRADE YOUR BROWSER

We have detected your current browser version is not the latest one. Xilinx.com uses the latest web technologies to bring you the best online experience possible. Please upgrade to a Xilinx.com supported browser:Chrome, Firefox, Internet Explorer 11, Safari. Thank you!

AR# 20435

6.3i ChipScope - 配線されない信号があるため BitGen で「ERROR:DesignRules:10 - Netcheck...」というエラー メッセージが表示される

説明

キーワード : place, PAR, ILA, DRC, 配置

重要度 : 標準

概要 :
ChipScope ILA コアを含むデザインで PAR を実行すると、1 つのネットが配線できず、BitGen で次のようなエラー メッセージが表示されます。

"ERROR:DesignRules:10 - Netcheck: The signal "U_ila_pro_/i_no_d/u_ila/u_trig/u_tm/g_nmu/0/u_m/u_mu/i_mut_gand/u_match/cfg _data_63" is completely unrouted.

WARNING:Bitgen:25 - DRC detected 1 errors and 0 warnings. Error: bitgen failed"

ソリューション

これは既知の問題であり、今後のソフトウェア リリースで修正される予定です。 当面の間は、次のいずれかを実行することによって、この問題を回避できます。

- 一致タイプを「Basic」から「Basic w/ edges」に変更します。
- トリガ幅を 8 で割ると 1、2、3、4 という余りが生じないような値に変更します。 たとえば、トリガ幅が 20 であれば、21 に変更します。
- RPM を無効にします。
AR# 20435
日付 12/15/2012
ステータス アクティブ
種類 一般
このページをブックマークに追加