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AR# 21613

7.1i Virtex-4 MAP - KEEP HIERARCHY 制約が使用されていると、パススルー シンボルが正しく接続されない


Keywords: pass-thru, through, パススルー, シンボル

パススルー シンボルをデザインに含めると、次の警告メッセージが MAP で表示されます。

"WARNING:MapLib:328 - Block inst_2459/inst_36 is not a recognized logical block.
The mapper will continue to process the design but there may be design
problems if this block does not get trimmed."

"WARNING:PhysDesignRules:367 - The signal <inst_2459/wire_net_4_155<24>> is
incomplete. The signal does not drive any load pins in the design."

このデザインを FPGA Editor で開くと、パススルー シンボルで定義した接続が壊れています。 これはなぜですか。


パススルー シンボルは階層シンボルで、ピン間のワイヤ接続しか含まれておらず、下位のシンボルは含まれていません。 KEEP HIERARCHY 制約が維持されると、このシンボルの物理的なインプリメンテーションは不正になりますが、この制約をオフにすると定義された接続が正しく処理されます。 制約をオフにするには、MAP で -ignore_keep_hierarchy オプションを使用してグローバルに制約をオフにするか、次のように UCF 制約で警告メッセージに含まれるシンボル名を指定してオフにできます。

INST "inst_2459/inst_36" KEEP_HIERARCHY = FALSE ;

また、UCF 制約では、次のようにワイルドカード (*) も使用できます。

INST "inst_2459/inst_*" KEEP_HIERARCHY = FALSE ;

この問題は、10.1i で修正される予定です。

AR# 21613
日付 12/15/2012
ステータス アクティブ
種類 一般