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AR# 21679

LogiCORE Reed Solomon Decoder - Verilog シミュレーション モデルが見つからず、ビヘイビア シミュレーションを実行すると「Error: (vsim-3033) ... The design unit was not found」というエラー メッセージが表示される

説明

キーワード : IP, CORE, CORE Generator, CORE Generator, generator, Reed Solomon, Encoder, Simulation Model, シミュレーション モデル

Verilog フローを使用して Reed Solomon Decoder を生成すると、VEO テンプレート ファイルが作成されますが、Verilog シミュレーション モデルが見つかりません。これはなぜですか。また、Verilog ビヘイビア シミュレーションを実行すると、次のエラー メッセージが表示されます。

「Error: (vsim-3033) ... The design unit was not found」

ソリューション

Reed Solomon Decoder には、Verilog ビヘイビア シミュレーション モデルがありません。ビヘイビア シミュレーションでサポートされている言語は VHDL です。シミュレータで複数言語のシミュレーションがサポートされていない場合は、ISE 7.1i 以降を使用して Verilog 構造モデルを生成すると、この問題を回避できます。

詳細は、(Xilinx Answer 22333) を参照してください。

LogiCORE Reed Solomon Decoder のリリース ノートと既知の問題は、(Xilinx Answer 30176) を参照してください。
AR# 21679
日付 12/15/2012
ステータス アクティブ
種類 一般
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