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AR# 21716

Spartan-3E、DDR2 - 回路図シンボルを使用すると DDR_ALIGNMENT 属性が正しく設定されない

説明

IDDR2 または ODDR2 回路図シンボルを使用すると、DDR_ALIGNMENT 属性が正しく設定されません。回路図シンボルでこの属性を C0 または C1 に設定しても、NONE になってしまいます。

ソリューション


この問題を回避するには、VHDL または Verilog で IDDR2 および ODDR2 マクロをインスタンシエートします。[Sources in Project] ウィンドウでソース コードをハイライトし、[Process For Source] ウィンドウで [Generate Schematic Symbol] をクリックすると、回路図シンボルを DDR2 コンポーネントに対し生成することができます。

この属性は UCF ファイルで次のように設定することもできます。

INST "MY_DDR_INST_NAME" DDR_ALIGNMENT = {C1|C0|NONE};

この問題は ISE 8.1i で修正されています。

VHDL インスタンシエーション テンプレート

-- IDDR2: Input Double Data Rate Input Register with

-- Set, Reset and Clock Enable. Spartan-3E

-- Xilinx HDL Libraries Guide version 7.1i



IDDR2_inst : IDDR2

generic map (

DDR_ALIGNMENT => "NONE", -- Sets output alignment

-- to "NONE", "C0" or "C1"

INIT_Q0 => '0', -- Sets initial state of the Q0

-- output to '0' or '1'

INIT_Q1 => '0', -- Sets initial state of the Q1

-- output to '0' or '1'

SRTYPE =>= "SYNC") -- Specifies "SYNC" or "ASYNC"

-- set/reset

port map (

Q0 => Q0, -- 1-bit output captured with C0 clock

Q1 => Q1, -- 1-bit output captured with C1 clock

C0 => C0, -- 1-bit clock input

C1 => C1, -- 1-bit clock input

CE => CE, -- 1-bit clock enable input

D => D, -- 1-bit DDR data input

R => R, -- 1-bit reset input

S => S -- 1-bit set input

);

-- End of IDDR2_inst instantiation

Verilog インスタンシエーション テンプレート

// IDDR2: Input Double Data Rate Input Register with

// Set, Reset and Clock Enable. Spartan-3E

// Xilinx HDL Libraries Guide version 7.1i



IDDR2 #(

// The following parameters specify the behavior

// of the component.

.DDR_ALIGNMENT("NONE"), // Sets output alignment

// to "NONE", "C0" or "C1"

.INIT_Q0(1'b0), // Sets initial state of the Q0

// output to 1'b0 or 1'b1

.INIT_Q1(1'b0), // Sets initial state of the Q1

// output to 1'b0 or 1'b1

.SRTYPE("SYNC") // Specifies "SYNC" or "ASYNC"

// set/reset

IDDR2_inst (

.Q0(Q0), // 1-bit output captured with C0 clock

.Q1(Q1), // 1-bit output captured with C1 clock

.C0(C0), // 1-bit clock input

.C1(C1), // 1-bit clock input

.CE(CE), // 1-bit clock enable input

.D(D), // 1-bit DDR data input

.R(R), // 1-bit reset input

.S(S) // 1-bit set input

);
AR# 21716
日付 12/15/2012
ステータス アクティブ
種類 一般
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