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AR# 21733

8.1 PACE - ECS でデザインを入力すると、PACE のポート名は信号名ではなくコンポーネント名になる

説明

キーワード : Pace,PACE, gate, 7.1, ゲート

回路図でデザインを入力し、PACE を使用してピンを制約すると、PACE のポート名は信号名ではなく、 ほかの回路図のポート リストになります。 この問題を回避するには、どうすればよいでしょうか。

ソリューション

PACE によって HDL ファイルの最初のモジュールが検知されることが原因です。最初のモジュールは最上位とは限りません。 この問題を回避するには、ソースに HDL ファイル (変換後) ではなく NGD ファイルを使用してください。または HDL ファイルの最初に最上位モジュールを配置してください。
AR# 21733
日付 12/15/2012
ステータス アクティブ
種類 一般
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