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AR# 22845

Virtex-4 FX - RocketIO Wizard v1.1 リリース ノートおよび既知の問題

説明

このアンサーは、Virtex-4 RocketIO Wizard v1.1 のリリース ノートです。 

 

注記: RocketIO Wizard v1.2 がリリースされています。詳細は (Xilinx Answer 23897) を参照してください。

ソリューション

サポートされる OS 

 

ISE 8.1i でサポートされているプラットフォームはすべてサポートされています。 

 

必須要件

1) Xilinx.com にアカウントがあることを確認します。こちらのログイン ページへのリンクをクリックして、アカウントを作成できます。

https://japan.xilinx.com/support.html


2) ISE 8.1i サービス パック 2 またはそれ以降のバージョンがインストールされていることを確認します。ISE サービス パックはこちらからダウンロードできます。

https://japan.xilinx.com/support/download/index.html/content/xilinx/ja/downloadNav/design-tools/archive.html

インストール

注記: インストール プロセスを中断しないでください。 また、インストール中、表示されるポップアップ メッセージを承諾する必要があります。 ほかのウインドウを開いている場合は、ポップアップがその背後に表示されることがあります。

方法 1:

プロキシ設定が不明で、ファイアウォール外からインストールする場合、この方法を利用してください。

  1. こちらをクリックします: https://japan.xilinx.com
  2. ページ上部にあるダウンロード リンクをクリックします。
  3. ダウンロード タイプを [ISE IP Update] に設定します。
  4. ISE バージョンを [8.1i] に設定します。
  5. 該当 OS を選択します。
  6. [Search] をクリックします。
  7. ダウンロード用にいくつかの ZIP ファイルが表示されます。
  8. [IP Update] の下に表示される ZIP ファイルをすべてダウンロードします。
  9. ISE 8.1 のインストール ディレクトリに ZIP ファイルを解凍します。
  10. WinZip などのユーティリティを使用して解凍してください。ユーティリティがない場合は、次の手順に従ってください。

Linux の UNIX シェルの場合:

$Xilinx/bin/lin/unzip -d $Xilinx zip-file-name 

Solaris の UNIX シェルの場合:

$Xilinx/bin/sol/unzip -d $Xilinx zip-file-name 

Windows のコマンド プロンプトの場合:

%Xilinx%/bin/nt/unzip -d %Xilinx% zip-file-name 

($Xilinx または %Xilinx% は ISE 8.1 がインストールされているディレクトリを表します。)

方法 2 

 

この方法はほぼ自動化されていますが、ファイアウォールを設定している場合は、プロキシ設定が必要になります。 

 

  1. [スタート] → [プログラム] → [Xilinx ISE 8.1] → [Accessories] → [CORE Generator] をクリックして CORE Generator を起動します。
  2. CORE Generator の GUI が開いたら、そのメニュー バーから [Tools] → [Updates Installer] をクリックします。 CORE Generator プロジェクトを作成する必要がある場合があります。
  3. CORE Generator に、インストールが完了するとプログラムが終了することを知らせるメッセージが表示されます。[Accept] ボタンをクリックします。
  4. ファイアウォール内にいる場合は、プロキシ設定を入力するダイアログ ボックスが表示されます。 
  5. IP Updates Installer が開き、ISE 8.1 に適用できる IP アップデート パッケージのリストが表示されます。 
  6. 各アップデートの詳細は、資料へのリンクをクリックすると確認できます。 
  7. このリリースを入手するするには [ISE 8.1i Virtex-4 RocketIO Wizard 1.1] を選択します。
  8. 選択し終えたら、[Install Selected] をクリックします。
  9. その他のインストールが必要であるというメッセージが表示されることもありますが、 そのメッセージをすべて許諾します。 
  10. support.xilinx.com へのユーザー ID およびパスワードを入力するダイアログ ボックスが表示された場合は、必要な情報を入力します。 
  11. 指定したダウンロードのダウンロードおよびインストールが実行され、CORE Generator が終了します。 

 

インストールの確認 

 

適切なプロジェクト設定で CORE Generator を起動し、[FPGA Features and Design] → [IO Interfaces] → [RocketIO Wizard 1.1] をクリックして、コアが正しくインストールされていることを確認します。

 

新機能  

 

  • ENCHANSYNC 信号はチャネル ボンディングのサンプル デザインでフロートしなくなっていて、Low に接続されています。チャネル ボンディングを使用する場合は、スレーブの ENCHANSYNC を High に接続し、マスターの ENCHANSYNC を使用してボンディング回路のオン/オフを設定します。 
  • XAUI のウィザード マッパーがザイリンクスの XAUI コアで使用されている設定にかなり近くなりました。 
  • マルチバイトのチャネル ボンディング用に生成されたマスク値およびクロック コレクション シーケンスの問題が修正されました。バージョン 1.0 では、マルチバイト シーケンスのドントケア設定が無視されるケースがありました。 
  • 属性 TXSLEWRATE が、GUI の TX のスルー レート設定に基づいて、ウィザードにより設定されるようになりました。バージョン 1.0 では、デフォルト設定が常に使用されていました。 
  • ループバックがすべてのケースで正しく設定されています。バージョン 1.0 では、ループバックをシリアルまたはパラレルに設定すると、ラッパーがループバック用にコンフィギュレーションされないケースがありました。 
  • サンプル デザインで正のエッジで揃えるユーザー クロック信号が使用されるようになりました。V4FX MGT に対しては、現在このコンフィギュレーションが推奨されています。バージョン 1.0 では、USRCLK の負のエッジが USRCLK2 に揃えられていました。 
  • 信号幅が 8 バイト インターフェイスおよび 64B/66B のケースに対し修正されています。バージョン 1.0 では、一部の 8 バイトおよび 64B/66B コンフィギュレーションの信号幅が間違って設定されていました。 
  • 8 バイト インターフェイスを使用している場合、ウィザードで FIFO バイパス (低レイテンシ) モードを選択できなくなりました。このコンフィギュレーションは GT11 でサポートされていませんが、このウィザードの v1.0 では使用できていました。 
  • 64B/66B のエンコーディングまたはデコーディングを使用している場合、ウィザードで低レイテンシ モードを選択できなくなりました。これらのコンフィギュレーションは GT11 でサポートされていませんが、このウィザードの v1.0 では使用できていました。 
  • CES4 サポートが改善されています。(UG076) v3.0 で推奨されるリセット シーケンスをインプリメントするサンプル デザインに新しいリセット ブロックが追加されています。さらに、各コンフィギュレーションで使用されるアナログ設定が、Virtex-4 FX デバイスのプロダクション テストで使用される設定に基づいてさらに最適化されています。バージョン 1.0 では CES4 サポートはキャリブレーション ブロック サポートに限定されていました。 
  • PMCD を使用する USERCLK 分周モジュールのサンプル デザインにさらに 1 つ BUFG が追加されています。バージョン 1.0 では、BUFG は 2 つのクロック出力の一方にしか使用できず、ユーザー クロック間のスキューが長くなり、PAR の結果が悪くなるリスクがありました。 
  • 64B/66B エンコーディングを使用したユーザー クロックの計算が訂正されました。 
  • 最大 USRCLK/USRCLK2 レートのデータシート値が、ウィザードの v1.0 から変更されています。v1.0 では最大レートは 250 MHz です。 
  • 未使用の MGT ブロックの TXUSRCLK/TXUSRCLK2 ポートはトグリング クロックに接続されるようになりました。バージョン 1.0 では、これらのポートはグランドに接続されていました。 
  • PCI Express の CLK_COR_MIN_LAT/CLK_COR_MAX_LAT 設定が 36 および 44 に変更されました。バージョン 1.0 で使用されている設定は予備テストに基づいたもので、低すぎました。 
  • 一部のプロトコル ファイルのチャネル ボンディング制限値が修正されています。バージョン 1.0 では、チャネル ボンディング制限値の多くが必須値の 2 倍になっていました。 
  • CES4 の TXDAT_TAP_DAC のデフォルト設定が、特性化およびプロダクション テストで使用される新しい値に一致するよう、01010 から 10110 に変更されました。 
  • CES4 の UCF ファイルは「CONFIG STEPPING = "scd1」という UCF コマンドを含めるため、アップデートされています。このコマンドは、CES4 の最新版エラッタで必須要件として追加されています。 
  • ファイバー チャネル 1x、2x、4x のプロトコル ファイルがウィザードに追加されています。 
  • CES2V2/CES3V2 のキャリブレーション ブロックがバージョン 1.2.1 から 1.2.2 へとアップグレードされています。 
  • 基準クロック周波数の範囲が 156.25 MHz から 400 MHz までに制限されています。この範囲外の値が必要な場合は、それをサポートするため、MGT ラッパーの TXPLLNDIVSEL および RXPLLNDIVSEL の値を手動で変更する必要があります。基準クロック周期もサンプルのテストベンチ (example_tb.v(hd)) で変更する必要があります。 
  • ウィザードでサポートされている最大ライン レートが、特性化後に GT11 の最高レートに基づいて 6.5 Gb/s に下げられました。 
  • FX20 パーツでは、txoutclk から usrclks を生成するため DCM が使用されます。DCM がロックされるまでユーザー ロジックをリセット状態にしておく DCM_LOCKED 信号は 4 バイトの場合、フロートしていました。この問題は修正されています。 
  • VCO の上限が 4.25 GHz に下げられています。 

 

既知の問題  

 

  • 64B/66B オプションは、ハードウェア上ではテストされていません。64B/66B をサポートするデバイスは、開発段階では使用できませんでした。 
  • パッケージによっては、XAUI のようなマルチレーン プロトコル ファイルにより MGT すべてがオンになるとは限りません。ラッパーに含まれないレーンがある場合は、ラッパーを再度カスタマイズし、ウィザードの 2 ページ目で、必要な MGT を選択します。 
  • ウィザードの 2 ページ目 (配置カスタマイズ) では、FF672 パッケージの XC4VFX60 でボンディングされていない MGT を選択できるようになっていますが、
    MGT X0Y0、X0Y1、X1Y0、および X1Y1 は外部ピンに接続されていません。これらの MGT を選択していて、外部ロジックに接続する必要がある場合は、再カスタマイズする必要があります。 
  • 同じ MGT の TX および RX に異なるライン レートを使用するコンフィギュレーションは徹底してテストされておらず、機能しない可能性があります。 
  • TX と RX に異なるデータ幅を使用するコンフィギュレーションのサンプル デザインが機能しない場合があります。 
  • ウィザードの 3 ページ目で [no encoding]/[no decoding] を選択する場合、選択したシリコン バージョンでサポートされているランの長さを使用します。 
  • サンプル デザインでは、CRC がほとんどサポートされていません。ラッパーで CRC ブロックはコンフィギュレーションされますが、ロジックをテストおよび接続するための追加作業が必要となります。 
  • カンマ アライメントの設定 (ウィザード 4 ページ目) がデータ パス幅より小さい場合、入力データを複数の位置に揃えることができます。サンプル デザインではこの点が考慮されていないため、データが正しく受信されていてもエラーが表示されることがあります。 
  • サンプル デザインには、現在のところ、チャネル ボンディングおよびクロック コレクションを実行するブロックが含まれていません。 
  • シミュレーションでは、OOB 信号伝送がサポートされていません。 
  • GT11 の SmartModel で、基準クロック周期の丸め誤差が原因で、RX ディスパリティ エラーが発生します。シミュレーションで MGT ラッパーは問題なくロックするのにディスパリティ エラーが多数発生する場合は、testbench/example_tb.v(hd) で REFCLK の周期を 0.01 増分または減分します。たとえば、ファイバー チャネル 2x および 4x では、refclk の周期を 4.71 ns から 4.7 ns に変更する必要があります。 
  • 2.125 Gbps を超え 2.488 Gbps 未満の MGT ライン レートが選択されている場合、REFCLK のドロップダウン メニューには何も表示されません。
    ウィザードではこれらのライン レートに対してラッパーが生成されません。代わりに、空の REFCLK のドロップダウン メニューに関するエラー メッセージが表示されます。プロダクション ステップ 0 および CES4 デバイスのエラッタ項目に関連して、この制約が設けられています。
AR# 22845
日付 07/10/2017
ステータス アクティブ
種類 一般
デバイス
  • Virtex-4
  • Virtex-4 FX
IP
  • Virtex-4 RocketIO Transceiver Wizard
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