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AR# 22919

10.1 PACE - Virtex-4 のローカル クロック ピンが有効な I/O ロケーションに固定されていても DRC でエラーが発生する

説明

キーワード : low, capacitance, GCK, GCLK, BUFIO, BUFR, キャパシタンス, 容量

BUFIO を駆動するクロック ピンが正しく I/O に固定された Virtex-4 デザインを PACE で実行すると、次のエラーが DRC で発生します。

"I/O is using a clock buffer but is not placed in a GCLK or GCK type pin. Please move it to a GCLK or GCK pin."

しかし、それ以上のエラーが発生せずにデザインがインプリメントされます。

ソリューション

1

クロックが I/O に正しく固定されており、BUFIO のみを駆動している場合、このエラーは無視しても問題ありません。『Virtex-4 ユーザー ガイド』の Virtex-4 パッキングおよびピン配置仕様のセクションでピン位置を確認してください。
http://japan.xilinx.com/xlnx/xweb/xil_publications_index.jsp?category=User+Guides

クロックを処理できる I/O から BUFIO への配線が正しいかどうかは FPGA Editor で確認できます。

2

この問題は、最新版の 9.1i サービス パックで修正されています。サービス パックは次のサイトから入手できます
http://www.xilinx.com/xlnx/xil_sw_updates_home.jsp

この修正は 9.1i サービス パック 2 以降に含まれます。
AR# 22919
日付 12/15/2012
ステータス アクティブ
種類 一般
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