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AR# 22937

MIG 1.5 - Memory Interface Generator (MIG) のリリース ノート

説明

キーワード : CORE, LogiCORE, CORE Generator, IP, update, 1.5, アップデート

このアンサーには、ISE 8.1i MiG 1.5 のリリース ノートが記載されています。内容は次のとおりです。

- サポートされる OS
- ソフトウェアおよびツール要件
- インストール手順
- 入門

ソリューション

1

このリリースの新規コアおよび変更されたコア

- Virtex-4 および Spartan-3/-3E デバイス用の MIG 1.5 Memory Interface Generator

サポートされる OS

- Windows XP Home (サービス パック 1)/Professional (サービス パック 1) (32 ビット)
- MiG は、ほかの ISE プラットフォームでは使用できません。

ザイリンクス デザイン ツールのバージョン

この IP アップデートを使用するには、ISE 8.1i サービス パック 1 (8.1i.01i) がインストールされている必要があります。

ISE 8.1i サービス パックは、次のサイトからダウンロードできます。
http://japan.xilinx.com/xlnx/xil_sw_updates_home.jsp

MIG 1.5 には、ISE 8.1i IP アップデート 1 以降が必要です。 インストールされていない場合は、アップデート インストーラで IP アップデート 1 が自動的にインストールされてから、ISE 8.1i MiG 1.5 IP アップデートをインストールしてください。 ISE 8.1i IP アップデート 1 の詳細は、(Xilinx Answer 22155) を参照してください。

Acrobat Reader は、バージョン 5 以降を使用してください。 最新の Acrobat Reader は、次のサイトからダウンロードできます。
http://www.adobe.co.jp/products/acrobat/readstep.html

インストール

方法 1
ファイアウォールを使用していて、プロキシ設定が不明な場合は、この手順に従ってください。

1. 最新の ISE 8.1i サービス パックと IP アップデートがインストールされていなければ、次のサイトからダウンロードし、インストールします。
http://japan.xilinx.com/xlnx/xil_sw_updates_home.jsp

- ISE の場合、適切なインストーラが自動的に実行されます。
- IP アップデートの場合、ZIP ファイルをダウンロードし、8.1i インストール ディレクトリで解凍します。
- MIG 1.5 には、ISE 8.1i サービス パック 1 と最新の IP アップデートが必要です。

2. メモリ コーナーに登録していない場合は、次のサイトから登録します。
http://japan.xilinx.com/xlnx/xil_entry2.jsp?sMode=login&group=memory_customers

3. 次のサイトから MIG 1.5 をダウンロードします。この際、ザイリンクスのアカウント名とパスワードを入力する必要があります。
http://japan.xilinx.com/support/software/memory/protected/ise_81i_mig_v1_5.zip

4. ダウンロードしたファイルを、ISE 8.1i インストール ディレクトリ (デフォルトでは C:\Xilinx) で解凍します。

方法 2

1. [スタート] -> [プログラム] -> [Xilinx ISE 8.1i] -> [アクセサリ] -> [CORE Generator] をクリックして CORE Generator を起動します。
2. CORE Generator で [Tools] -> [Updates Installer] をクリックします。
3. インストールが終了した後に CORE Generator が終了することを示すメッセージが表示されます。 [Yes] をクリックします。
4. CORE Generator が japan.xilinx.com にアクセスします。ユーザー ID とパスワードの入力が必要な場合があります。 ファイアウォールを使用している場合、適切なプロキシ設定の入力が必要な場合があります。
5. IP アップデート インストーラのダイアログ ボックスが開き、アップデートのリストが表示されます。
6. [ISE 8.1i MiG 1.5] を選択し、[Install Selected] をクリックします。 その他のインストールが必要であるというメッセージが表示されることもありますが、 そのまま承諾します。 指定したダウンロードのダウンロードおよびインストールが実行され、CORE Generator が終了します。

メモ : インストール プロセスを中断しないでください。 また、インストール中、表示されるポップアップ メッセージを承諾する必要があります。 ほかのウインドウを開いている場合は、ポップアップがその背後に表示されることがあります。

入門

次の手順で MIG を起動します。
1. [スタート] -> [プログラム] -> [Xilinx ISE 8.1i] -> [アクセサリ] -> [CORE Generator] をクリックして CORE Generator を起動します。
2. CORE Generator プロジェクトを作成します。
3. デバイスを設定します。MIG ではデバイスを変更できないため、正しく設定してください。 MIG でサポートされているのは、Virtex-4 および Spartan-3/-3E デバイスです。
4. CORE Generator のプロジェクト ディレクトリの場所を確認しておきます。 左側の [View by Function] タブに、コアがカテゴリ フォルダ別に表示されます。
5. [Memories & Storage Elements] -> [MIG] -> [Memory Interface Generator] をクリックして MIG を起動します。
6. [Module Name] ボックスに、生成するモジュールの名前を入力します。 [Generate] をクリックすると、CORE Generator プロジェクト ディレクトリ内のモジュール名と同じ名前のディレクトリ内にモジュール ファイルが生成されます。
7. 生成後、[Dismiss] をクリックします。

左側の [Generated IP] タブに生成されたモジュールが表示されます。 生成された ise_flow.bat スクリプトまたは ISE GUI を使用して、生成された HDL ファイルをプロジェクトに手動で追加できます。 生成された HDL ファイルの使用については、『Xilinx Memory Interface Generator (MIG) User Guide』 で説明されています。 このユーザー ガイドは、CORE Generator の [View Data Sheet] リンクから、または MIG GUI の [Data Sheet] ボタンから参照できます。

その他の情報

MiG およびメモリ関連の詳細は、次のサイトを参照してください。
http://japan.xilinx.com/products/design_resources/mem_corner/index.htm

メモ : このサイトを参照するには、Memory Interface Generator 製品用にご登録いただく必要があります。

[リソース] -> [Memory Interface Generator (MIG)] を参照してください。

その他の IP コアを検索するには、次のサイトをご利用ください。
http://japan.xilinx.com/xlnx/xebiz/search/ipsrch.jsp

お問い合わせ等は、テクニカル サポートまでご連絡ください。
http://japan.xilinx.com/support/techsup/tappinfo.htm

2

MIG 1.5 の新機能

機能および変更点

すべての DDR1 および DDR2 デザイン :
* ツール周波数バーに、デザインおよびメモリの最大周波数と最小周波数の両方が示されるようになりました。 選択したメモリ デバイスの周波数は CAS レイテンシにも依存しますが、 MIG1.5 ツールでは周波数の表示に CAS レイテンシは考慮されていません。 デザインの周波数は、CAS レイテンシも考慮して設定する必要があります。 これは、すべての Spartan-3 および Virtex-4 デザインで共通する問題です。
* FIFO16 を使用する一部の Virtex-4 インターフェイスが、機能しない可能性があります。


すべての Spartan-3 および Spartan-3E

メモ : Spartan-3 および Spartan-3E のピン割り当てアルゴリズムで発生していたバグが修正されました。 MIG 1.5 デザインは正しいものですが、以前のリリースで作成されたピン配置と一致しない可能性があります。

Spartan-3 および Spartan-3E DDR1

* CAS レイテンシ 2 および 2.5 を追加
* バースト長 2 および 8 を追加
* メモリ コンポーネントをさらに追加 (詳細はツールを参照)
* レジスタ付き DIMM を追加
* バッファなしの DIMM をさらに追加
* SODIMMS をさらに追加
* DCM およびテスト ベンチを追加しない機能
* プログラマブル モード レジスタをサポート
* 固定のコンフィギュレーションに対してサンプル シミュレーション フォルダを出力。また、ボード コンフィギュレーションの 1 つに対して sim フォルダを出力
* ISE 8.1i のみをサポート
* メモ :
--- Spartan-3E ステッピング 0 デバイスでは、ツールの出力を修正して正しい周波数を設定する必要があります。 ステッピング 0 デバイスの最大周波数は 90MHz です。
--- UCF ファイルの最大遅延制約は、周波数に基づいて生成されます。
--- MIG1.4 リリースでは、DCM と SYS_CLK が同じバンクにロックされない場合がありましたが、 この問題は修正されました。
--- cal_ctl.vhd が cal_ctl.v モジュールと同様に修正され、タイミングが簡潔になりました。
--- Precision を使用した DDR1-SP3 - ChipScope を挿入すると、ローカル クロック配線が不正なパスを通過します。
--- SL361 を使用していて、コンポーネントを使用して周波数を 166MHz に設定している場合、各合成ツールのタイミング動作は次のようになります。
XST : タイミングは適正です。
Synplicity VHDL : タイミングは適正です。
Synplicity Verilog : 330ps のスラックがあります。
Precision VHDL : 433ps のスラックがあります。
Precision Verilog : 204ps のスラックがあります。
--- SL361 を使用していて、DIMM を使用して周波数を 166MHz に設定している場合、各合成ツールのタイミング動作は次のようになります。
XST Verilog : タイミングは適正です。
XST VHDL : 740ps のスラックがあります。
Synplicity Verilog : タイミングは適正です。
Synplicity VHDL : 800ps のスラックがあります。

Spartan-3 DDR2

* Synplicity 社の Synplify 8.2 のサポートを追加
* バースト長 8 を追加
* プログラマブル モード レジスタのサポートを追加
* コンポーネントをさらに追加 (詳細はツールを参照)
* レジスタ付き DIMM を追加
* バッファなしの DIMM を追加
* 固定のコンフィギュレーションに対してサンプル シミュレーション フォルダを出力

Virtex-4 DDR1

* Synplicity 社の Synplify 8.2 のサポートを追加
* CAS レイテンシ 2 および 2.5 を追加
* バースト長 2 および 8 を追加
* コンポーネントをさらに追加 (詳細はツールを参照)
* レジスタ付き DIMM をさらに追加 (詳細はツールを参照)
* ループバック読み出しイネーブル外部信号は不要
* プログラマブル モード レジスタのサポートを追加
* ストローブにクロック ピンを使用するオプションを追加し、デザインの柔軟性を増大
* インターリーブ列アドレスのサポートを追加
* 周波数に依存するメモリのタイミング パラメータを変更
* ハードウェア コンフィギュレーションの 1 つで、ボード ファイルを含む sim フォルダを提供
* メモ :
--- Virtex-4 DDR SDRAM デザインでは、内部ブロック RAM の制限のため、メモリ データのバイトごとのメモリ データ マスクのみがサポートされます。
--- 1Gb デバイスでは、-6T デバイスのモデルのみが提供されています。 そのため、-5B デザインの機能のみが 133MHz クロックを使用して検証されています。
--- MIG1.4 以前の DDR SDRAM Virtex-4 デザインでは、外部で正規化された読み出しイネーブル信号を使用して、内部で有効なデータをキャプチャします。 MIG1.5 では、初期化プロセスの後、ダミーの書き込み操作が内部で実行されます。 このダミー書き込みの後、読み出しコマンドが発行されメモリからデータが読み出されます。 ダミー書き込み中に読み出しコマンドが発行されると、読み出しデータがダミー データに一致するまでカウンタが増加します。 このカウンタの値は、通常の読み出し操作における読み出しコマンドから読み出しイネーブルがアサートされるまでの遅延になります。 読み出しイネーブルは、バンク数およびそのバンクに割り当てられているデータ ビット数に基髄て内部で生成されます。 デザインでは、バンクごとに 1 つの DQS と対応する DQ ビットを使用して、内部ブロック RAM の有効なデータをキャプチャする読み出しイネーブルが生成されます。
--- GUI の周波数バーは、選択したメモリ デバイスのスピード グレードによって変化します。 周波数は、CAS レイテンシに基づいて手動で設定してください。 たとえば、メモリのスピード グレードが -5 で CAS レイテンシが 2 の場合、周波数は 133MHz 以下にする必要があります。 次を確認してください。
--- 100MHz 以下の周波数でデザインを実行する場合は、DCM 属性を次のように設定します。
------ DCM_BASE0 の DLL_FREQUENCY_MODE 属性 : LOW (100MHz を超える場合は HIGH に設定)
------ DCM_BASE0 の DCM_PERFORMANCE_MODE 属性 : MAX_RANGE (周波数設定が Low の場合は MAX_RANGE、周波数が 100MHz を超える場合は MAX_SPEED に設定)
--- ピンを手動で DQS および DQ ピンに割り当てる場合は、DQS および対応するデータ ビットを同じバンクに割り当てます。
--- Virtex-4 シリーズの FPGA では、FIFO16 の FIFO_FULL ステータス フラグの生成に問題があります。 FIFO がフルであっても、FIFO_FULL ステータス フラグが生成されないことがあります。 この問題を回避するには、外部ロジックを使用して FIFO_FULL ステータス フラグを生成するか、CORE Generator の BRAM FIFO を使用してください。 これは、MIG1.6 でインプリメントされます。詳細は、(Xilinx Answer 22462) を参照してください。

Virtex-4 DDR2 ダイレクト クロッキング

* Synplicity 社の Synplify 8.2 のサポートを追加
* 低周波数の向上により、デザインが 135MHz 以下で動作可能
* リセット後のスタートアップのパフォーマンスを向上
* 周波数に依存するメモリのタイミング パラメータを変更
* ストローブにクロック ピンを使用するオプションを追加
* ループバック読み出しイネーブル外部信号は不要
* ハードウェア コンフィギュレーションの 1 つで、ボード ファイルを含む sim フォルダを提供
* メモ :
--- MIG1.4 以前の DDR SDRAM Virtex-4 デザインでは、外部で正規化された読み出しイネーブル信号を使用して、内部で有効なデータをキャプチャします。 MIG1.5 では、初期化プロセスの後、ダミーの書き込み操作が内部で実行されます。 このダミー書き込みの後、読み出しコマンドが発行されメモリからデータが読み出されます。 ダミー書き込み中に読み出しコマンドが発行されると、読み出しデータがダミー データに一致するまでカウンタが増加します。 このカウンタの値は、通常の読み出し操作における読み出しコマンドから読み出しイネーブルがアサートされるまでの遅延になります。 読み出しイネーブルは、バンク数およびそのバンクに割り当てられているデータ ビット数に基髄て内部で生成されます。 デザインでは、バンクごとに 1 つの DQS と対応する DQ ビットを使用して、内部ブロック RAM の有効なデータをキャプチャする読み出しイネーブルが生成されます。
--- DCM を使用しない場合は、クロックを BUFG および異なるバッファを介して駆動し、クロックが保持されるようにしてください。
--- Virtex-4 シリーズの FPGA では、FIFO16 の FIFO_FULL ステータス フラグの生成に問題があります。 FIFO がフルであっても、FIFO_FULL ステータス フラグが生成されないことがあります。 この問題を回避するには、外部ロジックを使用して FIFO_FULL ステータス フラグを生成するか、CORE Generator の BRAM FIFO を使用してください。 これは、MIG1.6 でインプリメントされます。詳細は、(Xilinx Answer 22462) を参照してください。

Virtex-4 DDR2 SERDES (新規)

* 新しいデザイン手法を追加。 詳細は、アプリケーション ノート (Xilinx XAPP721) 『High-Performance DDR2 SDRAM Interface Data Capture Using ISERDES and OSEDES』および (Xilinx XAPP723) 『Virtex-4 デバイスを使用した DDR2 コントローラ (267MHz 以上)』を参照してください。
* ダイレクト クロッキング手法よりも高い周波数で動作可能。ただし、ピン配置には制限が加わり、レイテンシも多少長くなります。
* 合成 : XST および Synplicity 社の Synplify 8.2
* CAS レイテンシ : 4、5
* バースト長 : 4、8
* 追加レイテンシ : 0、1、2
* コンポーネントのみ (DIMM サポートなし)
* 固定コンフィギュレーションに対してサンプル シミュレーション フォルダを出力
* ループバック読み出しイネーブルは使用しない
* 周波数に依存したタイミング パラメータを使用
* ボード ファイルを含む sim フォルダを提供
* メモ :
--- ツールで DCM と PMCD が同じ側に割り当てられない場合があります。 DCM と PMCD が同じ側に配置されていることを確認してください。 同じ側に配置されていない場合は、UCF ファイルで制約を設定する必要があります。
--- シミュレーションの実行に使用される VHDL の OSERDES UniSim および Verilog の OSERDES UniSim にシミュレーション エラーがあります。

Virtex-4 RLDRAM II

* ストローブにクロック ピンを使用するオプションを追加し、デザインの柔軟性を増大
* Synplicity 社の合成ツールによる合成をサポート
* ハードウェア コンフィギュレーションの 1 つで、ボード ファイルを含む sim フォルダを提供
* メモ :
--- RLDRAM2 デザインで、DCM に対して次のエラー メッセージが表示される場合があります。
WARNING:PhysDesignRules:372 - Gated clock. Clock net DCM_AUTOCALIBRATION_infrastructure_top0/clk_module0/DCM_BASE0/DCM_ADV/infrastructure_top0/clk_module0/DCM_BASE0/DCM_ADV/clk(7) is sourced by a combinatorial pin. この手法は推奨されません。 CE ピンを使用してフリップフロップへのデータの読み込みを制御してください。
詳細は、(Xilinx Answer 21435) を参照してください。

Virtex-4 QDR II SRAM / DDR II SRAM

* ストローブにクロック ピンを使用するオプションを追加し、デザインの柔軟性を増大
* Synplicity 社の Synplify 8.2 による合成をサポート
* ハードウェア コンフィギュレーションの 1 つで、ボード ファイルを含む sim フォルダを提供
* メモ :
--- Virtex-4 シリーズの FPGA では、FIFO16 の FIFO_FULL ステータス フラグの生成に問題があります。 FIFO がフルであっても、FIFO_FULL ステータス フラグが生成されないことがあります。 この問題を回避するには、外部ロジックを使用して FIFO_FULL ステータス フラグを生成するか、CORE Generator の BRAM FIFO を使用してください。 これは、MIG1.6 でインプリメントされます。詳細は、(Xilinx Answer 22462) を参照してください。

サポートされるデバイス

* すべての Virtex-4 デバイスを全パッケージでサポート
* FIFO16 を使用する一部の Virtex-4 インターフェイスが、機能しない可能性があります。
* ほとんどの Spartan-3 デバイスをサポート
--- XC3S50 および XC3S200 は、16 ビット インターフェイスの作成に必要なピンが不足しているため、サポートされません。

ソフトウェア サポート

* ISE 8.1.1i が必要。 ほかのバージョンはテストされていません。

その他 :

* メモリ インターフェイス デザイン用に外部で生成された UCF を検証するための機能を初めて追加
--- この UCF を検証する機能は、ストローブ/読み出しクロックにクロック ピンをオプションに対しては機能せず、 ストローブ/読み出しクロックにクロック ピンが使用されているかどうかは検証されません。
* MIG ではステッピングは処理されません。 これは、新しいステッピングの Spartan-3E および Virtex-4 デバイスで同様です。
* %XILINX%\coregen\ip\xilinx\other\com\xilinx\ip\mig_v1_5\data\fpga_tlib ディレクトリにあるユーザー ガイドを参照してください。

FIFO16 の警告メッセージを無効にするには、(Xilinx Answer 22999) を参照してください。
AR# 22937
日付 12/15/2012
ステータス アクティブ
種類 一般
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