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AR# 30029

LogiCORE IP FIFO Generator v4.2 - 制約が設定されていないパスのレポートでセットアップ/ホールド タイム違反がレポートされている

説明


FIFO Generator コアのタイミング解析で制約が設定されていないパスのレポートを確認すると、独立クロック タイプ、セットアップまたはホールド違反が、FIFO 内で制約が設定されていないパスの一部で発生しています。

例 :

Hold Violation: -4.085ns (requirement - (clock path skew + uncertainty - data path))
Source: sample_fifo/BU2/U0/gen_as.fgas/normgen.flblk/clkmod/cx.wrx/pntr_gc_0_BRB1 (FF)

Destination: sample_fifo/BU2/U0/gen_as.fgas/normgen.flblk/clkmod/cx.wrx/pntr_gc_x_0 (FF)
Requirement: 0.000ns
Data Path Delay: 1.323ns (Levels of Logic = 1)
Positive Clock Path Skew: 5.194ns
Source Clock: wrclk rising at 0.000ns
Destination Clock: rdclk rising at 6.400ns
Clock Uncertainty: 0.214ns

また、分散メモリ ベースの FIFO コアでは、次のようなパスがレポートされています。

Source: sample_fifo/BU2/U0/gen_as.fgas/normgen.memblk/mem0.distinst/inst_Mram_mem5/DP (RAM)
Destination: sample_fifo/BU2/U0/gen_as.fgas/normgen.memblk/mem0.distinst/dob_i_5 (FF)

Requirement: 0.000ns
Data Path Delay: 1.624ns (Levels of Logic = 0)
Positive Clock Path Skew: 5.237ns
Source Clock: wrclk rising at 0.000ns
Destination Clock: rdclk rising at 6.400ns
Clock Uncertainty: 0.214ns

FIFO Generator コアのユーザー ガイドによれば、書き込みクロックおよび読み出しクロックの PERIOD 制約がこのコアには十分であるようです。これらの制約が設定されていないパスは問題になるのでしょうか。

ソリューション


独立クロック モードの FIFO Generator コアでは、異なるクロック ドメイン間で情報が渡される必要があります (wrclk と rdclk の間など)。 ここにリストされているパスは、FIFO 内の読み出しおよび書き込みポインターに関する情報を渡すためのものです。FIFO コア内でのこのロジックの構築方法を考えると、これらのパスでタイミング違反が発生することは予測されます。

回避策 (ブロック メモリ ベースの FIFO) :
  1. 制約が設定されていないパスのレポートに含まれるこれらのタイプのパスにおけるタイミング違反は、無視しても問題ありません。
  2. これらのパスが解析されないようにするには、UCF でタイミング無視 (TIG) 制約を設定します。たとえば、次のように設定します。
NET "*BU2/U0/as.fgas/normgen.flblk/clkmod/cx.wrx/pntr_gc_x(*)" TIG;
NET "*BU2/U0/as.fgas/normgen.flblk/clkmod/cx.rdx/pntr_gc_x(*)" TIG;
  1. また、UCF で MAXDELAY 制約を設定するオプションもあります。これらのパスにはタイミング制約は必要ありませんが、必要に応じて制約を設定できます。MAXDELAY 制約を、FIFO に接続されている一番遅いクロックの周期の 2 倍に設定するのが理想的です。一番遅いクロックの周期が 10ns の場合を例にとってみると次のようになります。
NET "*BU2/U0/as.fgas/normgen.flblk/clkmod/cx.wrx/pntr_gc_x(*)" MAXDELAY = 20 ns;
NET "*BU2/U0/as.fgas/normgen.flblk/clkmod/cx.rdx/pntr_gc_x(*)" MAXDELAY = 20 ns;

回避策 (分散メモリ ベースの FIFO) :
  1. ほかのパスに対する上記のオプションに加え、レポートのパスを無視する以外に推奨されるのは、RAM の DP 出力から RD_CLK が供給される出力レジスタまでのパスに 1 クロック周期分の MAXDELAY を適用する方法です。
AR# 30029
日付 01/28/2013
ステータス アクティブ
種類 一般
IP
  • FIFO Generator
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