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AR# 32197

SPI-4.2 v9.1 - ISE 11.1 でのリリース ノートおよび既知の問題

説明

キーワード : CORE Generator, PL4, packet, SONET, oif, open, physical, link, layer, source, synchronous, phase, alignment, sink, dynamic, static, dpa, spi4.2, spi4-2 ,Virtex-4, Virtex-5, パケット, 開く, 物理的, リンク, レイヤ, ソース, 同期, 位相, アライメント, シンク, ダイナミック, スタティック

このアンサー レコードには、ISE 11.1 でリリースされた SPI-4.2 (POS-PHY L4) v9.1 コアのリリース ノートおよび既知の問題が記載されています。

- 新機能
- 問題の修正
- 一般情報
- 既知の問題

インストール手順、一般的な CORE Generator の既知の問題、デザイン ツール要件については、IP のリリース ノート ガイドを参照してください。
http://japan.xilinx.com/support/documentation/ip_documentation/xtp025.pdf

ソリューション

v9.1 での新機能

- ISE 11.1 ソフトウェア サポート

v9.1 での問題修正

- 今回および今後のリリースで今後のグローバル クロッキング モードでの DCM バイパス オプションのサポートが Virtex-4 および Virtex-5 デバイスに対し無効になります。
- CR 488555

- SnkFFRdEn_n および SnkFFValid の間のレイテンシが不一致
- CR 480081

一般情報

- 1 つのデバイスに複数の SPI-4.2 コアを使用している場合、インスタンスごとに異なるコンポーネント名でコアを生成する必要があります。SPI-4.2 ユーザー ガイドの「Special Design Considerations」の章の複数コアのインストールに関するセクションを参照してください。
(Xilinx Answer 15500) DCM で TSClk の位相を 180 度スキューする方法
(Xilinx Answer 20017) SPI-4.2 コアでサポートされている I/O 規格 (IOSTANDARD)
(Xilinx Answer 32942) 回路内でのスタティック コンフィギュレーション信号の変更

v9.1 での既知の問題

制約およびインプリメンテーションの問題

(Xilinx Answer 33009) ISE 11.2 でコアが生成されない
(Xilinx Answer 32628) マップ中に Sink コアに対し「ERROR:PhysDesignRules:1613 - IDELAYCTRL not found for clock region...」というエラー メッセージが表示される
(Xilinx Answer 32632) マップ中に Source コアに対し「ERROR:Place:909 - Regional Clock Net "core_pl4_src_top0/tsclk_gp" cannot possibly be routed...」というエラー メッセージが表示される
(Xilinx Answer 20000) NGDBuild を実行すると警告/情報メッセージが表示される
(Xilinx Answer 21439) MAP を実行すると警告/情報メッセージが表示される
(Xilinx Answer 21320) PAR で「WARNING:ConstraintSystem:64 - Constraint < > overrides constraint < >」という警告メッセージが表示される
(Xilinx Answer 21363) PAR で配置配線エラーが発生する
(Xilinx Answer 20280) SPI-4.2 FIFO ステータス信号の I/O 規格が LVTTL I/O に設定されていると PAR で配置エラーが発生する
(Xilinx Answer 20040) Timing Analyzer (TRACE) のレポートに「0 items analyzed」と表示される
(Xilinx Answer 20319) NGDBuild を実行すると警告メッセージが表示される

一般的なシミュレーションの問題

(Xilinx Answer 32617) DCM DLL_FREQUENCY_MODE に対し NCSim でエラーが発生する
(Xilinx Answer 32618) NCSIM タイミング シミュレーションが SDF ファイルを使用すると機能しない
(Xilinx Answer 32619) シミュレーションでスタティック アライメント コアがフレームに入らない
(Xilinx Answer 32627) VCS シミュレーションで Sink コアがアラインしない/フレームに入らない
(Xilinx Answer 24027) XilinxCoreLib をコンパイルすると「Error-[URMI] Instances with unresolved modules remain in the design.」というエラー メッセージが表示される
(Xilinx Answer 24026) PhaseAlignRequest の後に RDClk DCM からの Locked_RDClk がディアサートされる場合がある
(Xilinx Answer 21319) タイミング シミュレーションでデータが一致しないというエラー メッセージ「TDat Error」が表示される (Lite コアに適用可能)
(Xilinx Answer 21321) タイミング シミュレーションで「# ** Error: */X_ISERDES SETUP Low VIOLATION ON D WITH RESPECT TO CLK;」というエラーが発生する
(Xilinx Answer 21322) 「Timing simulation errors: SETUP, HOLD, RECOVERY violations (also applicable to Lite Core)」というエラー メッセージが表示される
(Xilinx Answer 20030) SPI-4.2 デザインをシミュレーションすると、警告、エラー、違反が発生する
(Xilinx Answer 15578) NC-Verilog または VCS を使用して PL4 コアをシミュレーションすると、動作が一定しない

改訂履歴
04/27/2009 - 初期リリース
05/04/2009 - アンサー レコード 32617、32618、32619、32627, 32628、32632 を既知の問題に追加
06/24/2009 - アンサー レコード 33009 を既知の問題問題に、32942 を一般情報に追加
AR# 32197
作成日 04/13/2009
最終更新日 12/15/2012
ステータス アクティブ
タイプ 一般