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AR# 32206

LogiCORE Ethernet 1000BASE-X PCS/PMA or SGMII v10.1 - ISE 11.1 でのリリース ノートおよび既知の問題

説明

キーワード : Gigabit, TBI, GMAC, GEMAC, patch, installation, instruction, v9.1, IP Update 0, ip1_l, Virtex-5, ギガビット, パッチ, インストール, 手順, アップデート

このアンサーでは、ISE 11.1 でリリースされた LogiCORE Ethernet 1000BASE-X PCS/PMA or SGMII v10.1 コアのリリース ノートの内容を示します。次の情報が記載されています。

- 新機能
- 修正点
- 既知の問題


インストール手順、CORE Generator の一般的な問題、デザイン ツール要件は、『IP リリース ノート ガイド』を参照してください。
http://japan.xilinx.com/support/documentation/ip_documentation/xtp025.pdf

ソリューション

新機能

- ISE 11.1 ソフトウェアをサポート
- Virtex-6 をサポート
- Virtex-5 TXT をサポート
- CR 466696 および CR 470733 : コアの status_vector ポートを次の追加情報を含められるよう 3 ビット増加
1. 8B10B デコード エラー - 8B10B テーブルから認識されないコード グループを受信
2. 8B10B デコード エラー - ランニング ディスパリティ エラーのあるコード ブロックを受信
3. 接続されている PHY で認識されるイーサネット リンクのステータス (SGMII デザインのみ)
- CR 471686 : コアのパワーダウン出力ポートを Virtex-5 GTP および GTX トランシーバのパワーダウン入力ポートに接続
- サンプル デザインの Verilog を Verilog 2001 構文にアップデート (ポート マップ定義、generate 文の使用、ジェネリック/属性セット構文を含む)
- 入力セットアップ/ホールド タイムのマージンを改善するため、Virtex-4 ファミリのサンプル デザインに GMII の物理インターフェイス用のロジックを追加。この新しいロジックでは DCM が使用されます。

修正点

- Virtex-5 GTX VCS Verilog 論理シミュレーションおよびタイミング シミュレーション (Xilinx Answer 30647)
- 修正されたバージョン : v10.1
- CR 467973 : Virtex-5 GTX VCS の Verilog 論理シミュレーションおよびタイミング シミュレーションでエラーが発生し、完了しませんでした。この問題は、GTX を使用したシミュレーションでのみ発生し、Virtex-5 GTP または Virtex-4 GT11 を使用したシミュレーションでは発生しません。
- 奇数フレーム長の受信による Carrier Extend のアサート
- 修正されたバージョン : v10.1
- CR 474938
- 奇数フレーム長を受信した場合に、GMII Carrier Extend が 3 クロック サイクル アサートされていましたが、1 クロック サイクルのみアサートされるべきです。これは GMII の仕様準拠のみの問題であり、相互運用の問題は発生しません。また、コアを内部統合された Ethernet MAC コアに接続した場合、システム全体では仕様に準拠します。これに応じてユーザー ガイドの付録 D の情報がアップデートされています。
- サンプル デザインの Verilog 言語属性の構文
- 修正されたバージョン : v10.1
- CR 479876:
- Virtex-4 FX RocketIO を使用するデザインの Verilog サンプル デザインに、XST では認識されるがサードパーティの合成ツールでは認識されない属性が含まれていました。標準の Verilog 2001 ジェネリックおよび属性構文を可能な限り使用するよう修正しました。
- (Xilinx Answer 30577) コアがリリースされた後、GTX ラッパの一部の属性がアップデートされています。

既知の問題

なし

AR# 32206
作成日 04/21/2009
最終更新日 12/15/2012
ステータス アクティブ
タイプ 一般