AR# 32296

LogiCORE Endpoint PIPE v1.8 for PCI Express - VHDL を使用するとサンプル デザイン ファイルとサンプル シミュレーション ファイルが生成されない

説明


既知の問題 : v1.8、v1.7

CORE Generator の プロジェクト オプションで [Design Entry] に [VHDL] を選択すると、サンプル デザイン ファイルとサンプル シミュレーション ファイルがコアの出力ディレクトリに生成されません。

ソリューション


『Getting Started Guide』 に記述したように、サンプル デザイン ファイルとサンプル シミュレーション ファイルは、Verilog でのみ生成されますが、VHDL コアでも使用できます。Verilog が選択されたプロジェクトでコアを生成し、simulation、example design、implement ディレクトリをコピーします。

今後のコアのリリースで、VHDL コアでもサンプル ファイルが生成されるよう変更する予定です。


改訂履歴
2009 年 7 月 23 日 - ISE 12.1 および v1.8 に関するアップデート
2010 年 03 月 19 日 - 初期リリース
AR# 32296
日付 07/08/2010
ステータス アクティブ
種類 ??????