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AR# 32534

11.1 Virtex-5 配線 - 配線ツールでルートスルー競合が作成される

説明


デザインは正しく配線されているようですが、BitGen で DRC を実行中に次のようなエラー メッセージが表示されます。



"ERROR:PhysDesignRules:796 - Component

Scheduler/AdvancedScheduler/SlowCountersTop/Gen_SlowCounters.10.SlowCounters/

CHANNEL_2<0> has routethru conflicts."



このエラーの発生する原因と回避策を教えてください。

ソリューション


このエラーの発生する 1 つの原因は、配線ツールでロードのない信号が無視され、ルートスルー接続の検証で考慮されないことです。



ISE 11.2 では、配線ツールでルートスルーが正しく評価され、ロードのない信号が考慮されます。



当面は、配線済みのデザイン (NCD) を FPGA Editor で表示し、問題のコンポーネントにロードのない信号が含まれていないかどうかを確認してください。これは、問題のコンポーネントを拡大表示し、List ウィンドウで未配線のネットをすべて表示します (未配線のネットはロードがない)。問題のコンポーネントに出力ピンに赤い丸でハイライトされているものがないかどうかを調べてください。そのようにハイライトされたものがない場合は、ルートスルー競合は別の原因で発生しています。問題のコンポーネントにロードのない信号がある場合は、デザインからロードのない信号を削除するか、信号にロードを追加すると問題を解決できます。
AR# 32534
作成日 04/21/2009
最終更新日 12/15/2012
ステータス アクティブ
タイプ 一般
ツール
  • ISE Design Suite - 11.2