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AR# 32707

12.1 Timing Analyzer - IODELAY 最小、最大遅延に関する情報

説明


Virtex-5 FPGA データシートに、IODELAY ブロックに関する遅延は Timing Analyzer のレポートを参照するよう記述されていますが、speedprint での同じ遅延情報では MIN 遅延が MAX 遅延より大きくなっています。

この違いがあるのはなぜですか。

ソリューション

speedprint では MIN 遅延が MAX 遅延より大きくなっています。MIN 遅延はホールド タイムを調整し、MAX 遅延はセットアップ タイムを調整します。スピード ファイルは、インプリメンテーション ツールでの結果がハードウェアでの特性化に一致するよう遅延値を調整します。
AR# 32707
作成日 06/05/2009
最終更新日 05/19/2012
ステータス アクティブ
タイプ 既知の問題
デバイス
  • Virtex-5 FXT
  • Virtex-5 LX
  • Virtex-5 LXT
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  • Virtex-5 SXT
  • Virtex-5 TXT
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ツール
  • ISE - 10.1
  • ISE Design Suite - 11.1
  • ISE Design Suite - 11.2
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  • ISE Design Suite - 11.3
  • ISE Design Suite - 11.4
  • ISE Design Suite - 11.5
  • ISE Design Suite - 12.1
  • ISE Design Suite - 12.2
  • ISE Design Suite - 12.3
  • ISE Design Suite - 13.1
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