AR# 32748

Virtex-5 GTX FPGA RocketIO Wizard - v1.6 リリース ノートおよび既知の問題

説明

このアンサーは、Virtex-5 FPGA GTX RocketIO Wizard v1.6 のリリース ノートで、次の情報が含まれます。

  • 新機能
  • 修正点
  • 既知の問題

ソリューション

1) 概要


このファイルには、Virtex-5 FPGA GTX Transceiver Wizard v1.6 のリリース ノートが含まれます。 最新のコア アップデートについては、製品ページを参照してください。

https://japan.xilinx.com/content/xilinx/ja/products/intellectual-property/v5_fpga_gtx_transceiver_wizard.html

2) 新機能

  • ISE Design Suite 11.2 をサポート
  • クロック コレクション シーケンスの長さオプションのアップデート。詳細は、(Xilinx Answer 32164) を参照してください。
  • ファブリック クロック コレクション モジュール。16 ビットの RX インターフェイスが 8b10b デコードで使用される場合、1 バイト クロック コレクション シーケンス長は新しい CC_2B_1SKP モジュールを介してのみ使用可能です。
    クロック コレクションのシーケンス長は GUI の 8 ページで 1 バイトに設定でき、ウィザードではタイルに含まれる各 GTX にそれぞ れ CC_2B_1SKP モジュールが生成されます。
    モジュールの詳細は、『Virtex-5 FPGA RocketIO GTX Transceiver Clock Correction Module』 (XTP037) を参照してください。
  • 生成されたサンプル デザインに新しいディレクトリ構造を使用。詳細は、『LogiCORE IP Spartan-6 FPGA RocketIO GTP Transceiver Wizard v1.6 Getting Started Guide』 (UG204) を参照してください。

https://japan.xilinx.com/support/documentation/ip_documentation/v5_gtxwizard_gsg204.pdf

3) 既知の問題

  • ファブリック レートが 312.5 MHz 以上のデザインでタイミング クロージャの達成が困難な場合があります。2.5 Gb/s 以上のライン レートでは 16/20/32/40 ビット インターフェイスを使用してください。
  • RXRECCLK を使用して RXUSRCLK/2 を生成するとき、デザインでタイミングが満たされない可能性があります。詳細は (Xilinx Answer 32996) を参照してください。
  • RST が 3 CLKIN サイクル間保持されず、シミュレーションで警告メッセージが表示される。詳細は、(Xilinx Answer 32230) を参照してください。
  • tx_sync デスキュー モジュールまたはファブリック クロック コレクション モジュールのいずれかを使用する場合、バックアノテートされたシミュレーションを実行すると、X が表示されタイミング シミュレーションでエラーが発生する可能性があります。
  • 1 バイトのサンプル デザインで GTX からユーザー ロジックに X が伝搬される場合があります。
  • 外部のクロック調整モジュールで使用される FIFO に関連する警告メッセージがシミュレーションで表示されます。詳細は、(Xilinx Answer 33925) を参照してください。
  • 外部クロック修正モジュールで 5 Gb/s を超えるライン レートでタイミングを満たすのが非常に困難で、 このレートを超える動作は検証されていません。
    5 Gb/s を超えるライン レートでのこのモジュールの動作はサポートされません。

既知の問題、回避策、このバージョンでの解決策などの最新情報については、ISE Design Suite 11.2 IP アップデートのリリース ノートを参照してください。

https://japan.xilinx.com/support/documentation/ip_documentation/xtp025.pdf


4) コアのリリース履歴

日付 ベンダー バージョン 説明

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2009/06/24 Xilinx, Inc. 1.6、ISE 11.2 リリース、ファブリック クロック コレクション モジュール

2008/09/18 Xilinx, Inc. 1.5、TXT サポート、lane-to-lane デスキュー モジュール

2008/06/27 Xilinx, Inc. 1.4、OBSAI、PCIe Gen2、OOBDETECT_THRESHOLD のアップデート

2008/04/25 Xilinx, Inc. 1.3、最適化された CDR 属性

2008/03/24 Xilinx, Inc. 1.2、初版

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AR# 32748
日付 07/03/2017
ステータス アクティブ
種類 一般
デバイス
IP