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AR# 32868

MIG v3.1、Virtex-6 - 合成で KEEP_HIERARCHY オプションをイネーブルにすると BitGen で「ERROR:PhysDesignRules:368」というエラー メッセージが表示される

説明

XST で KEEP_HIERARCHY オプションをイネーブルにすると、BitGen で次のようなエラー メッセージが表示されます。

ERROR:PhysDesignRules:368 - The signal  
</gen_v6_ddr3_phy.phy_top0/u_phy_clock_io/u_ phy_ck_iob_fb/u_iobuf_ck/split_buf_net> is incomplete. The signal is not  
driven by any source pin in the design.


ERROR:PhysDesignRules:368 - The signal </gen_v6_ddr3_phy.phy_top0/u_phy_data_io/gen_dqs[0].u_phy_dqs_iob/gen_iobuf_ddr2.u_iobuf_dqs/split_buf_net> is incomplete. The signal is not driven by any source pin in the design.

ソリューション

デフォルトでは、MIG デザインで提供されるインプリメンテーション バッチ ファイル (ise_flow.bat) で XST の KEEP_HIERARCHY 設定はイネーブルになっていません。

KEEP_HIERARCHY をイネーブルにすると、BitGen でエラーが発生します。  

この問題を回避するには、KEEP_HIERARCHY 設定をディスエーブルにするか、次の環境変数を設定してください。

XIL_MAP_NO_PARTIAL_FLATTENING

AR# 32868
日付 10/15/2014
ステータス アクティブ
種類 一般
デバイス
  • Virtex-6 CXT
  • Virtex-6 HXT
  • Virtex-6 LX
  • More
  • Virtex-6 LXT
  • Virtex-6 SXT
  • Less
IP
  • MIG
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