UPGRADE YOUR BROWSER

We have detected your current browser version is not the latest one. Xilinx.com uses the latest web technologies to bring you the best online experience possible. Please upgrade to a Xilinx.com supported browser:Chrome, Firefox, Internet Explorer 11, Safari. Thank you!

AR# 32921

Virtex-6 Integrated Block Wrapper v1.2 for PCI Express - 512 バイトの MPS 機能を使用する x8 Gen 2 モードのデザインをインプリメントすると、統合ブロックの BRAM インターフェイスでタイミング エラーが発生する

説明


既知の問題 : v1.2



512 バイトの MPS 機能を使用する x8 Gen 2 モードのデザインをインプリメントすると、統合ブロックの BRAM インターフェイスでタイミング エラーが発生します。

ソリューション


この問題はインプリメンテーションおよびタイミング クロージャのみに影響するので、512 バイトの MPS はシミュレーションできます。



11.3 リリースでは、タイミング クロージャを支援する制約が UCF ファイルに追加される予定です。



Virtex-6 Integrated Block Wrapper v1.2 for PCI Express のリリース ノートおよび既知の問題のリストは、(ザイリンクス アンサー 32742) を参照してください。



改訂履歴

2009 年 6 月 24 日 - 初期リリース
AR# 32921
日付 08/06/2010
ステータス アクティブ
種類 ??????
IP
  • Virtex-6 FPGA Integrated Block for PCI Express ( PCIe )
このページをブックマークに追加