AR# 33413

MIG v3.2、Virtex-6 FPGA QDRII+ SRAM - 出力された example_top.ucf にシステム クロック周期制約が含まれず、不正な BUFR 制約が含まれる

説明

MIG v3.2 で生成された Virtex-6 FPGA QDRII+ SRAM インターフェイス用の UCF ファイルにシステム クロックの PERIOD 制約が含まれません。また、BUFR 制約は、現在設定されているフルの周波数ではなく、インターフェイスの半分の周波数に設定する必要があります。

このアンサーでは、UCF ファイルに加える必要のある修正について説明します。

ソリューション


単一コントローラー デザインにおける UCF ファイルでの変更

次の制約を example_design/par/example_top.ucf および/または user_design/par/mig_32.ucf ファイルに追加します。

# constraint SYSTEM IN clock

NET "u_clk_ibuf/sys_clk_ibufg" TNM_NET = TNM_sys_clk_ibufg;

TIMESPEC "TS_sys_clk_ibufg" = PERIOD "TNM_sys_clk_ibufg" <clock period> ns HIGH 50 %;



複数コントローラー デザインにおける UCF ファイルでの変更

次の制約を example_design/par/example_top.ucf および/または user_design/par/mig_32.ucf ファイルに追加します。

# constraint SYSTEM IN clock

NET "u_clk<frequency>_ibuf/sys_clk_ibufg" TNM_NET = TNM_sys_clk<frequency>_ibufg;

TIMESPEC "TS_sys_clk<frequency>_ibufg" = PERIOD "TNM_sys_clk<frequency>_ibufg" <clock period> ns HIGH 50 %;



説明 :

<clock_period> -> クロック周期

例 : 350MHz 周波数では <clock_period> の値は 2.857 になります。



<frequency> -> 周波数 (MHz) (整数値のみ)

例 : 350MHz 周波数では、<frequency> の値は 350 になります。

複数コントローラー デザインでは、コントローラーのデザイン周波数が同じ場合、UCF でクロッキング制約が一度のみ宣言されます。たとえば、3 つコントローラーがあるデザインで、周波数がそれぞれ 350MHz、400MHz、400MHz の場合、UCF には 2 つのクロック制約のみが宣言されます。

#constraint SYSTEM IN clock

NET ''u_clk350_ibuf/sys_clk_ibufg'' TNM_NET = TNM_sys_clk350_ibufg;

TIMESPEC ''TS_sys_clk350_ibufg'' = PERIOD ''TNM_sys_clk350_ibufg'' 2.857 ns HIGH 50 %;

#constraint SYSTEM IN clock

NET ''u_clk400_ibuf/sys_clk_ibufg'' TNM_NET = TNM_sys_clk400_ibufg;

TIMESPEC ''TS_sys_clk400_ibufg'' = PERIOD ''TNM_sys_clk400_ibufg'' 2.5 ns HIGH 50 %;

UCF ファイルでの BUFR 制約の修正

example_design/par/example_top.ucf および/または user_design/par/mig_32.ucf ファイルに含まれる次の制約で周波数がデザインの半分になるように変更します。複数コントローラー デザインの場合、この制約は何度も含まれます (コントローラーごとに 1 つ)。

#constraint QDR_CQ_P/N clocks

NET "u_user_top/*/clk_rd" TNM_NET = TNM_clk_rd;

TIMESPEC "TS_clk_rd" = PERIOD "TNM_clk_rd" <half_clk_period> ns HIGH 50 %;
AR# 33413
日付 12/15/2012
ステータス アクティブ
種類 一般
デバイス 詳細 概略
IP