AR# 33453

Serial RapidIO v5.4 - VHDL サンプル デザイン core_clk.vhd でシミュレーション エラーが発生する

説明

キーワード : core_clk, MMCM, SRIO, rapid, IO, シミュレーション

x1 レーンで 1.25G ライン レートの Virtex-6 FPGA RapidIO v5.4 コアをシミュレーションすると VHDL シミュレーションで次のエラー メッセージが表示されます。

''../../example_design/core_clk.vhd(131): Integer literal 13 is not of type std.standard.real.''

ソリューション

MMCM の CLKOUT0_DIVIDE_F 属性の値を 13 から 13.0 に変更すると、この問題を回避できます。

この問題は、次のコア リリースで修正される予定です。

改訂履歴
2009 年 9 月 16 日 - 初期リリース
AR# 33453
日付 12/15/2012
ステータス アクティブ
種類 一般