AR# 33817

12.2 EDK、MPMC v6.00.a、Virtex-6 - 「ERROR:ConstraintSystem:58 - Constraint does not match any design objects」というエラー メッセージが表示される

説明

Virtex-6 FPGA で MPMC を使用すると、次のようなエラー メッセージが表示されます。このエラー/警告の解決方法を教えてください。

ERROR:ConstraintSystem:58 - Constraint <NET */mpmc_0/mpmc_core_0/gen_??_ddr3_phy.mpmc_phy_if_0/clk_rsync[?]" TNM_NET = TNM_clk_rsync;> [gpx.ucf(46)]: NET "*/mpmc_0/mpmc_core_0/gen_??_ddr3_phy.mpmc_phy_if_0/clk_rsync[?]" does not match any design objects.

WARNING:ConstraintSystem:56 - Constraint <TIMESPEC "TS_clk_rsync" = PERIOD "TNM_clk_rsync" 5 ns;> [gpx.ucf(47)]: Unable to find an active 'TNM' or 'TimeGrp' constraint named 'TNM_clk_rsync'.

ERROR:ConstraintSystem:58 - Constraint <INST "*/mpmc_0/mpmc_core_0/gen_??_ddr3_phy.mpmc_phy_if_0/u_phy_read/u_phy_rdclk_gen/gen_loop_col0.u_oserdes_rsync" LOC = "OLOGIC_X1Y141";> [gpx.ucf(209)]:
INST "*/mpmc_0/mpmc_core_0/gen_??_ddr3_phy.mpmc_phy_if_0/u_phy_read/u_phy_rdclk_gen/gen_loop_col0.u_oserdes_rsync" does not match any design objects.

WARNING:ConstraintSystem:203 - A target design object for the Locate constraint
'<INST "*/mpmc_0/mpmc_core_0/gen_??_ddr3_phy.mpmc_phy_if_0/u_phy_read/u_phy_rdclk_gen/gen_loop_col0.u_oserdes_rsync" LOC = "OLOGIC_X1Y141";> [gpx.ucf(209)]'
could not be found and so the Locate constraint will be removed.

ERROR:ConstraintSystem:58 - Constraint <INST "*/mpmc_0/mpmc_core_0/gen_??_ddr3_phy.mpmc_phy_if_0/u_phy_read/u_phy_rdclk_gen/gen_loop_col0.u_odelay_rsync" LOC = "IODELAY_X1Y141";> [gpx.ucf(211)]:
INST "*/mpmc_0/mpmc_core_0/gen_??_ddr3_phy.mpmc_phy_if_0/u_phy_read/u_phy_rdclk_gen/gen_loop_col0.u_odelay_rsync" does not match any design objects.

WARNING:ConstraintSystem:203 - A target design object for the Locate constraint
'<INST "*/mpmc_0/mpmc_core_0/gen_??_ddr3_phy.mpmc_phy_if_0/u_phy_read/u_phy_rdclk_gen/gen_loop_col0.u_odelay_rsync" LOC = "IODELAY_X1Y141";> [gpx.ucf(211)]'
could not be found and so the Locate constraint will be removed.

ERROR:ConstraintSystem:58 - Constraint <INST "*/mpmc_0/mpmc_core_0/gen_??_ddr3_phy.mpmc_phy_if_0/u_phy_read/u_phy_rdclk_gen/gen_loop_col0.u_bufr_rsync" LOC = "BUFR_X1Y7";> [gpx.ucf(214)]: INST
"*/mpmc_0/mpmc_core_0/gen_??_ddr3_phy.mpmc_phy_if_0/u_phy_read/u_phy_rdclk_gen/gen_loop_col0.u_bufr_rsync" does not match any design objects.

WARNING:ConstraintSystem:203 - A target design object for the Locate constraint

'<INST "*/mpmc_0/mpmc_core_0/gen_??_ddr3_phy.mpmc_phy_if_0/u_phy_read/u_phy_rdclk_gen/gen_loop_col0.u_bufr_rsync" LOC = "BUFR_X1Y7";> [gpx.ucf(214)]' could not be found and so the Locate constraint will be removed.

ERROR:ConstraintSystem:58 - Constraint <INST "*/mpmc_0/mpmc_core_0/gen_??_ddr3_phy.mpmc_phy_if_0/u_phy_read/u_phy_rdclk_gen/gen_loop_col1.u_oserdes_rsync" LOC = "OLOGIC_X2Y141";> [gpx.ucf(218)]:
INST "*/mpmc_0/mpmc_core_0/gen_??_ddr3_phy.mpmc_phy_if_0/u_phy_read/u_phy_rdclk_gen/gen_loop_col1.u_oserdes_rsync" does not match any design objects.

ソリューション

スタンドアロンの MIG フローを使用している場合、MIG の UCF を変換するのに加え、追加の MPMC パラメータを設定する必要があります。

MPMC のデータシートに次のような記述があります。

MPMCv6

In Virtex-6 designs, you must:
* Open the generated MIG files and obtain the values needed to set MPMC parameters
C_MEM_NDQS_COL0, C_MEM_NDQS_COL1, C_MEM_DQS_LOC_COL0, and C_MEM_DQS_LOC_COL1.
These parameters are located in the <MIG_project>/user_design/rtl/ip_top directory in the top-level file of your design name. The MIG parameter names do not have the C_MEM_ prefix.
* In the UCF file, use LOC on the MMCM used with MPMC in the same location as specified by MIG. (日本語訳 : Virtex-6 FPGA デザインでは、次を実行する必要があります。* MIG で生成されたファイルを開き、MPMC パラメータ C_MEM_NDQS_COL0、C_MEM_NDQS_COL1、C_MEM_DQS_LOC_COL0、および C_MEM_DQS_LOC_COL1 を設定するのに必要な値を入手します。これらのパラメータは、<MIG_project>/user_design/rtl/ip_top ディレクトリのデザイン名のついた最上位ファイルにあります。MIG パラメータ名には C_MEM_ という接頭語は付きません。* UCF ファイルで、MIG で指定された同じ場所にある MPMC に使用されている LOC 制約を MMCM に使用します。)

MPMCv5

In Virtex-6 FPGA designs, you must:
* Open the generated MIG files and obtain the values needed to set MPMC parameters
C_MEM_NDQS_COL0, C_MEM_NDQS_COL1, C_MEM_DQS_LOC_COL0, and C_MEM_DQS_LOC_COL1.
* In the UCF file, use LOC on the MMCMs used with MPMC in the same location as specified by MIG.
The MIG tool specifies two MMCM locations that correspond to the MMCM instance inside MPMC (which has mmcm_clk_base in the name) and the MMCM external to MPMC that drives the MPMC ports MPMC_Clk_Wr_I0, MPMC_Clk_Wr_O0, and MPMC_Clk_Mem. The MMCM location constraints must be transferred to the UCF file of the MPMC design. See ''Virtex-6 Clock Logic,'' page 97 for more information about clocking requirements.

(日本語訳 : Virtex-6 FPGA デザインでは、次を実行する必要があります。* MIG で生成されたファイルを開き、MPMC パラメータ C_MEM_NDQS_COL0、C_MEM_NDQS_COL1、C_MEM_DQS_LOC_COL0、および C_MEM_DQS_LOC_COL1 を設定するのに必要な値を入手します。* UCF ファイルで、MIG で指定された同じ場所にある MPMC に使用されている LOC 制約を MMCM に使用します。MIG ツールでは、MPMC 内の MMCM インスタンス (名前に mmcm_clk_base が含まれる) と、MPMC ポート MPMC_Clk_Wr_I0、MPMC_Clk_Wr_O0、および MPMC_Clk_Mem を駆動する MPMC 外部の MMCM が指定されます。MMCM ロケーション制約を MPMC デザインの UCF ファイルに移動する必要があります。クロッキング要件の詳細は、97 ページの「Virtex-6 Clock Logic」を参照してください。)
AR# 33817
日付 12/15/2012
ステータス アクティブ
種類 一般
デバイス 詳細 概略
ツール 詳細 概略
IP