AR# 34415

MIG Virtex-6 DDR2/DDR3 - データ幅

説明


このアンサーでは、Virtex-6 DDR3/DDR2 デザインでサポートされるデータ幅について説明します。

メモ : このアンサーはザイリンクス MIG ソリューション センタ (ザイリンクス アンサー 34243) の一部です。ザイリンクス MIG ソリューション センタには、MIG に関するすべての質問に対する回答が含まれます。MIG を含むデザインを新しく作成する場合、または問題をトラブルシュートする場合は、このザイリンクス MIG ソリューション センタから情報を入手してください。

ソリューション

Virtex-6 MIG DDR2/DDR3 メモリ コントローラでは、選択されている FPGA、FPGA のスピード グレード、メモリ タイプ、指定されている周波数によって、基本デバイスの幅の倍数で最高 144 ビットまでのデータ幅がサポートされています。MIG では 72 ビット以上のデータ幅に対し低周波数がサポートされています。『Virtex-6 FPGAMemory Interface Solutions User Guide』 (UG406) の「 SDRAM Memory Interface Solution」 -> 「Core Architecture」 -> 「Design Guidelines」を参照してください。
http://japan.xilinx.com/support/documentation/ip_documentation/ug406.pdf

ザイリンクスでは、すべてのデータ幅をテストすることはできません。特性化は 72 ビットまでのデータ幅で行われています。このため、サポートされている周波数の範囲は、インターフェイスの幅が広ければ狭くなります。これを超えるデータ幅で周波数を大きくする必要がある場合は、カスタマ側ですべてのテストと特性化を行う必要があります。ザイリンクスでは MIG ツールで使用可能な周波数範囲とデータ幅のみをサポートしています。重要なのは、タイミング クロージャ、IBIS シミュレーション、シグナル インテグリティ解析です。幅の広いインターフェイスでは、読み出しデータ キャプチャ ロジックのデバイス エリア占有率が大きくなるのでタイミングが重要になります。また、メモリ インターフェイスの幅が広いほどロードと一般的なシグナル インテグリティの問題が発生する可能性が高くなるので、IBIS およびシグナル インテグリティ解析が重要になります。

アンサー レコード リファレンス

関連アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
34316 MIG Virtex-6 DDR2/DDR3 - サポートされている機能 N/A N/A
AR# 34415
日付 12/15/2012
ステータス アクティブ
種類 一般
デバイス 詳細 概略
IP