AR# 34540

MIG Virtex-6 DDR2/DDR3 - 再同期化 (RSYNC) ロジックの使用および配置

説明

MIG Virtex-6 DDR2/DDR3 デザインは、内部生成されたクロックを使用し読み出し中に DQ のデータを取り込みます。Virtex-5 DDR2 など以前の MIG デザインでは DQS ストローブがデータの取り込みに使用されていました。内部生成クロックを使用したデータの取り込みは、フリーランニング クロックであり、DQS とは違ってプリアンブル/ポストアンプル グリッチがないので、便利です。MIG Vitrex-6 デザインでは DQS バイトのデータ キャプチャに 2 つのクロックが使用されます。
  • キャプチャ クロック
  • 再同期化クロック

メモ : このアンサーは、ザイリンクス MIG ソリューション センタの (ザイリンクス アンサー 34243) を抜粋したものです。ザイリンクス MIG ソリューション センタ には、MIG に関するすべての質問についての回答が含まれます。MIG を含むデザインを新しく作成する場合、または問題のトラブルシュートをする場合は、このザイリンクス MIG ソリューション センタ から情報を入手してください。

ソリューション

使用法 :
MMCM では CLKPERF 出力を使用してキャプチャ クロックおよび再同期化クロックを生成するため、入力システム クロックを使用します。この CLKPERF 出力は、バッファを使用せずに MMCM から I/O へ直接出力される低ジッタ クロック ソースです。 MMCM は rtl/ip_top ディレクトリの infrastructure.v/.vhd モジュールにあります。MMCM の CLKPERF 出力は OSERDES/IODELAY エレメントに配線されます。これらの IODELAY エレメントは BUFIO (キャプチャ ロジック) および BUFR (再同期化ロジック) のローカル クロック バッファを駆動し、CPT および RSYNC クロックを生成します。. IODELAY によりこれらのクロックをそれぞれ個々に調整することができ、メモリからの読み出しデータ キャプチャの信頼性が高くなります。RSYNC クロックは DQ ISERDES のデータ取り込みの最終段階で使用され、読み出しデータをデバイスに送信します。

このキャプチャ/再同期化ロジックの図は、『Virtex-6 FPGA Memory Interface Solutions User Guide』 にある「Core Architecture」の PHY クロッキングの図 (図 1-47) を参照してください。このロジックの詳細については、『Virtex-6 FPGA Memory Interface Solutions User Guide』の「DDR2 and DDR3 Memory Interface Solution」 > 「Core Architecture」 > 「PHY」セクションを参照してください。


配置 :

  • データ グループを含む I/O 各列のインターフェイスごとに 1 つの再同期化 (RSYNC) クロックが使用されます。つまり 1 つのインターフェイスに 2 列の I/O に配置されているデータ グループがある場合、RSYNC クロックは 2 つ必要です。
  • 各 RSYNC クロックには SERDES/IODELAY および BUFR が必要です。
  • IODELAY および BUFR エレメントを使用するためには、クロック対応の P サイト (P_SRCC または P_MRCC) を使用禁止にする必要があり、この禁止サイト内のロジックをキャプチャ ロジック用にロックする必要があります。


制約 :

MIG 出力は、生成されたインターフェイスに対し、必要な数の CCIO ピンおよび関連の IODELAY およびOSERDES サイトをロックします。これらの LOC は出力ユーザー制約ファイル (design.ucf) に含まれています。rsync ロジックの配置例は次のとおりです。

CONFIG PROHIBIT = A20;
INST "u_memc_ui_top/u_mem_intfc/phy_top0/u_phy_read/u_phy_rdclk_gen/gen_loop_col0.u_oserdes_rsync"
LOC = "OLOGIC_X1Y143";
INST "u_memc_ui_top/u_mem_intfc/phy_top0/u_phy_read/u_phy_rdclk_gen/gen_loop_col0.u_odelay_rsync"
LOC = "IODELAY_X1Y143";
INST "u_memc_ui_top/u_mem_intfc/phy_top0/u_phy_read/u_phy_rdclk_gen/gen_loop_col0.u_bufr_rsync"
LOC = "BUFR_X1Y7";

デフォルトでは、MIG はシングル リージョン クロック対応の I/O (P_SRCC) サイトを使用します。これは、関連ロジック データ グループがすべて同じバンク内に存在するためです。マルチ リージョンの P_CCIO サイトも使用することができます。キャプチャ ロジックの禁止制約およびサイト LOC 制約を移動させたい場合は、出力 UCF ファイルでサイトを修正し、更新した UCF ファイルをデザイン ツールで UCF の検証とアップデートまで実行する必要があります。詳細は (ザイリンクス アンサー 34386) を参照してください。

関連情報 :
DQS を使用してデータの取り込みは行われませんが、電圧/温度の変化による位相シフトに備え、読み出しの間 DQS の位相は監視されます。位相が変化する場合、キャプチャ クロックの位相は MMCM 位相シフトを使用して調整されます。

DQS はデータを取り込むために使用されないため、クロック対応 I/O (CCIO) ペアではなく、ap/n I/O ペアに配置する必要があります。

キャプチャ ロジックkの詳細はこちらを参照してください。

アンサー レコード リファレンス

関連アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
34543 MIG Virtex-6 DDR2/DDR3 - DQS I/O の配置 N/A N/A
34308 MIG Virtex-6 DDR3/DDR2 - ピン配置およびバンク要件が満たされているかどうかの確認 N/A N/A
34477 MIG Virtex-6 DDR2/DDR3 - キャプチャ ロジックの配置要件 N/A N/A
AR# 34540
日付 03/06/2013
ステータス アクティブ
種類 一般
デバイス 詳細 概略
IP