AR# 34565

Virtex-6 FPGA のデザイン アドバイザリのマスター アンサー

説明

デザイン アドバイザリ アンサーは、現在進行中のデザインに影響を与える問題に対して作成され、ザイリンクス アラート通知システムに含められます。

このアンサーでは、Virtex-6 FPGA および Virtex-6 FPGA デザインに影響する問題のデザイン アドバイザリをリストします。

ソリューション

2020 年 4 月 15 日のデザイン アドバイザリ

2020/04/15(Xilinx Answer 73541)7 シリーズ/Virtex-6 FPGA のデザイン アドバイザリ: ビットストリーム暗号化の脆弱性

2013 年 4 月 8 日のデザイン アドバイザリ:

2013/04/05(Xilinx Answer 45166)アップデート: Virtex-6 FPGA GTH トランシーバーのデザイン アドバイザリで RX_P1_CTRL 属性値をアップデート 

2012 年 8 月 13 日のデザイン アドバイザリ:

2012/08/15(Xilinx Answer 51145)14.2 iMPACT のデザイン アドバイザリ - Virtex-6 で Indirect プログラムを使用すると警告メッセージなしにツールが停止する


2012 年 5 月 21 日のデザイン アドバイザリ:

2012/05/17(Xilinx Answer 47938)Virtex-6 FPGA のデザイン アドバイザリ - OPAD Tioop/Tiotp を使用するデザインのタイミング解析を実行し直す必要がある

2012 年 2 月 13 日のデザイン アドバイザリ:

2012/01/25(Xilinx Answer 42444) のアップデートVirtex-6 FPGA のデザイン アドバイザリ - 18K/36K ブロック RAM または 18K/36K FIFO を使用するデザインのタイミング解析を実行し直す必要がある

2012 年 1 月 16 日のデザイン アドバイザリ:

2012/01/13(Xilinx Answer 45166)Virtex-6 FPGA GTH トランシーバーのデザイン アドバイザリ - 起動時に多数のエラーが発生し、RXRECCLK がトグルしない

2011 年 12 月 19 日のデザイン アドバイザリ:

2011/12/13(Xilinx Answer 43591)アップデート: Virtex-6 FPGA GTH トランシーバーの RXBUFRESET 関連の初期化シーケンスおよび BUFFER_CONFIG_LANEx の問題に関するデザイン アドバイザリに ES シリコンの修正情報を追加

2011 年 11 月 21 日のデザイン アドバイザリ:

2011/11/21(Xilinx Answer 44174)スタートアップ後にフリップフロップおよび SRL を正しく同期化させるためのデザイン アドバイザリ

2011 年 9 月 19 日のデザイン アドバイザリ

2011/09/19(Xilinx Answer 43829)Virtex-6 FPGA GTH トランシーバーのデザイン アドバイザリ - x4 モードでラッパーの RXBUFRESET 接続が正しくない

2011 年 8 月 22 日のデザイン アドバイザリ

2011/08/22(Xilinx Answer 43591)Virtex-6 FPGA GTH トランシーバーのデザイン アドバイザリ - RXBUFRESET 関連の初期化シーケンスと BUFFER_CONFIG_LANEx の問題を回避するために必要なアップデート

2011 年 8 月 8 日のデザイン アドバイザリ

2011/08/08(Xilinx Answer 43346)Virtex-6 GTH のデザイン アドバイザリ - リタイマーのない 10G+ 光学インターフェイス (例: SFP+ および QSFP) に対する推奨事項
2011/08/08(Xilinx Answer 42682)Virtex-6、13.x iMPACT のデザイン アドバイザリ - JTAG チェーンにターゲット FPGA 以外のデバイスが含まれていると、eFUSE のキー プログラムが正しくなくなる

2011 年 7 月 11 日のデザイン アドバイザリ

2011/07/08(Xilinx Answer 42444)Virtex-6 FPGA のデザイン アドバイザリ - 18K/36K ブロック RAM または 18K/36K FIFO を使用するデザインのタイミング解析を実行し直す必要がある
2011/07/07(Xilinx Answer 41821)Virtex-6 FPGA のデザイン アドバイザリ - BitGen Option -g Next_Config_Addr: デフォルト値の変更
2011/07/07(Xilinx Answer 41099)Virtex-6 FPGA のデザイン アドバイザリ - 同期 FIFO を RDCLK/WRCLK に同期してリセットする必要がある

2011 年 7 月 6 日のデザイン アドバイザリ

2011/07/01(Xilinx Answer 42444)Virtex-6 FPGA のデザイン アドバイザリ - 18K/36K ブロック RAM または 18K FIFO を使用するデザインのタイミング解析を実行し直す必要がある
2011/06/30(Xilinx Answer 42682)Virtex-6、13.x iMPACT のデザイン アドバイザリ - JTAG チェーンにターゲット FPGA 以外のデバイスが含まれていると、eFUSE のキー プログラムが正しくなくなる
2011/04/11(Xilinx Answer 41099)Virtex-6 FPGA のデザイン アドバイザリ - 同期 FIFO を RDCLK/WRCLK に同期してリセットする必要がある

2011 年 3 月 21 日のデザイン アドバイザリ

2011/03/18(Xilinx Answer 40885)アップデート: Virtex-6 FPGA プロダクション GTH トランシーバーのデザイン アドバイザリに GTH TXUSERCLKOUT/RXUSERCLKOUT の動作ガイドラインを追加

2011 年 3 月 7 日のデザイン アドバイザリ

2011/03/04(Xilinx Answer 40885)Virtex-6 FPGA 製品 GTH トランシーバーのデザイン アドバイザリ

2010 年 10 月 18 日のデザイン アドバイザリ

2010/10/11(Xilinx Answer 38132)Virtex-6 FPGA MMCM デザイン アドバイザリ - MMCM の BANDWIDTH 属性要件
2010/10/11(Xilinx Answer 38133)Virtex-6 FPGA MMCM デザイン アドバイザリ - Fclkin が 315 MHz を超える場合の DIVCLK_DIVIDE 値の制限
2010/09/27(Xilinx Answer 38134)Virtex-6 コンフィギュレーション - 電源投入時に PROGRAM_B ピンを Low に保持してもコンフィギュレーションが遅延されない
2010/09/07(Xilinx Answer 36642)Virtex-6 システム モニター - 最大 DCLK 周波数を 80 MHz に変更

2010 年 8 月 30 日のデザイン アドバイザリ

2010/08/27(Xilinx Answer 37667)Virtex-6 FPGA -1L インダストリアル グレードの Vccint 仕様の変更

2010 年 3 月 22 日のデザイン アドバイザリ

2010/03/19(Xilinx Answer 34859)Virtex-6 FPGA ブロック RAM のデザイン アドバイザリ - アドレス空間の重複
2010/02/11(Xilinx Answer 33849)Virtex-6 FPGA MMCM - MMCM の新しい要件、VCO 最小周波数、CLKFBOUT_MULT_F 値
2010/01/22(Xilinx Answer 34164)Virtex-6 11.4 ISE - Virtex-6 FPGA デザインのインプリメンテーションを ISE 11.5 以降のソフトウェアで再実行する必要あり

改訂履歴


2013/04/05アンサー 45166 をアップデート
2012/09/24マイナー アップデート (内容に変更なし)
2012/08/09アンサー 51145 を追加
2012/05/17アンサー 47938 を追加
2012/02/13アンサー 42444 へのアップデートを追加
2012/01/13アンサー 45166 を追加
2011/12/13アンサー 43591 をアップデート
2011/12/12アンサー 44174 のタイトルをアップデート
2011/11/21アンサー 44174 を追加
2011/09/15アンサー 43829 を追加
2011/08/18アンサー 43591 を追加
2011/08/01アンサー 43346 を追加、アンサー 42682 をアップデート
2011/07/07アンサー 41821 を追加、アンサー 42444 および 41099 をアップデート
2011/07/05アンサー 42444 を追加、アンサー 41099 をアップデート
2011/06/30アンサー 42682 を追加
2011/03/18アンサー 40885 をアップデート
2011/03/04アンサー 40885 を追加
2010/10/14アンサー 38134、36642 を追加
2010/10/12アンサー 38132、38133 を追加
2010/08/27アンサー 37667 を追加
2010/03/19初版

アンサー レコード リファレンス

マスター アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
34963 ザイリンクス Virtex-6 FPGA ソリューション センター N/A N/A
40687 パッケージ ソリューション センター N/A N/A

サブアンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
45166 Virtex-6 FPGA GTH トランシーバーのデザイン アドバイザリ - RX_P1_CTRL 属性が正しくないと RX ビヘイビアに問題が発生することがある N/A N/A
43829 Virtex-6 FPGA GTH トランシーバーのデザイン アドバイザリ - x4 モードでラッパーの RXBUFRESET が不正に接続される N/A N/A
42444 デザイン アドバイザリ - 18K/36K ブロック RAM または 18K/36K FIFO を使用しているデザインのタイミング解析を実行し直す必要がある N/A N/A
41821 Virtex-6 のデザイン アドバイザリ - BitGen オプションの変更により、13.1 では問題が発生しなかったのに 13.2 で生成した BIT ファイルではコンフィギュレーション エラーが発生する N/A N/A
41099 Virtex-6 FPGA のデザイン アドバイザリ - 同期FIFO は RDCLK/WRCLK に同期してリセットする必要がある N/A N/A
38134 Virtex-6 コンフィギュレーションのデザイン アドバイザリ - 電源投入時に PROGRAM_B ピンを Low に保持してもコンフィギュレーションが遅延されない N/A N/A
38133 Virtex-6 FPGA MMCM デザイン アドバイザリ - Fclkin が 315MHz を超える場合の DIVCLK_DIVIDE 値の制限 N/A N/A
38132 Virtex-6 FPGA MMCM デザイン アドバイザリ - MMCM の BANDWIDTH 属性要件 N/A N/A
37667 Virtex-6 FPGA -1L インダストリアル グレードの Vccint 仕様の変更 N/A N/A
34859 Virtex-6 FPGA ブロック RAM のデザイン アドバイザリ - アドレス空間の重複 N/A N/A
47938 Virtex-6 FPGA の 14.1 タイミング解析に関するデザイン アドバイザリ - OFFSET OUT および FROM:TO 制約の解析で Tioop/Tiotp 値が増加する N/A N/A
44174 スタートアップ後にフリップフロップおよび SRL を正しく同期化させるためのデザイン アドバイザリ N/A N/A
33849 Virtex-6 FPGA MMCM - MMCM の新しい要件、VCO 最小周波数、CLKFBOUT_MULT_F 値 N/A N/A
34164 Virtex-6 11.4 ISE - Virtex-6 FPGA デザインのインプリメンテーションを ISE 11.5 以降のソフトウェアで再実行する必要あり N/A N/A
51145 デザイン アドバイザリ - 14.2 iMPACT - Virtex-6 で Indirect プログラムを使用すると警告メッセージなしにツールが停止する N/A N/A

関連アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
44174 スタートアップ後にフリップフロップおよび SRL を正しく同期化させるためのデザイン アドバイザリ N/A N/A
43346 Virtex-6 GTH のデザイン アドバイザリ - リタイマーのない 10G+ 光学インターフェイス (例 : SFP+ および QSFP) に対する推奨事項 N/A N/A
41099 Virtex-6 FPGA のデザイン アドバイザリ - 同期FIFO は RDCLK/WRCLK に同期してリセットする必要がある N/A N/A
40885 Virtex-6 FPGA 製品 GTH トランシーバーのデザイン アドバイザリ N/A N/A
38134 Virtex-6 コンフィギュレーションのデザイン アドバイザリ - 電源投入時に PROGRAM_B ピンを Low に保持してもコンフィギュレーションが遅延されない N/A N/A
38133 Virtex-6 FPGA MMCM デザイン アドバイザリ - Fclkin が 315MHz を超える場合の DIVCLK_DIVIDE 値の制限 N/A N/A
38132 Virtex-6 FPGA MMCM デザイン アドバイザリ - MMCM の BANDWIDTH 属性要件 N/A N/A
37667 Virtex-6 FPGA -1L インダストリアル グレードの Vccint 仕様の変更 N/A N/A
36642 Virtex-6 システム モニター - 最大 DCLK 周波数を 80MHz に変更 N/A N/A
34904 ザイリンクス コンフィギュレーション ソリューション センター N/A N/A
34859 Virtex-6 FPGA ブロック RAM のデザイン アドバイザリ - アドレス空間の重複 N/A N/A
33849 Virtex-6 FPGA MMCM - MMCM の新しい要件、VCO 最小周波数、CLKFBOUT_MULT_F 値 N/A N/A
34164 Virtex-6 11.4 ISE - Virtex-6 FPGA デザインのインプリメンテーションを ISE 11.5 以降のソフトウェアで再実行する必要あり N/A N/A
43829 Virtex-6 FPGA GTH トランシーバーのデザイン アドバイザリ - x4 モードでラッパーの RXBUFRESET が不正に接続される N/A N/A
42682 Virtex-6 のデザイン アドバイザリ、13.x/14.x iMPACT - JTAG チェーンにターゲット FPGA 以外のデバイスも含まれていると、eFUSE のキー プログラムが不正になる N/A N/A
42444 デザイン アドバイザリ - 18K/36K ブロック RAM または 18K/36K FIFO を使用しているデザインのタイミング解析を実行し直す必要がある N/A N/A
41821 Virtex-6 のデザイン アドバイザリ - BitGen オプションの変更により、13.1 では問題が発生しなかったのに 13.2 で生成した BIT ファイルではコンフィギュレーション エラーが発生する N/A N/A
34963 ザイリンクス Virtex-6 FPGA ソリューション センター N/A N/A
50013 simple article for validation N/A N/A
AR# 34565
日付 05/19/2020
ステータス アクティブ
種類 デザイン アドバイザリ
デバイス 詳細 概略