AR# 34629

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SPI-4.2 - Spartan-6 FPGA サンプル デザインで RStat ピンのタイミングが満たされない

説明

SPI-4.2 サンプル デザインを Spartan-6 にインプリメントすると、MAP で Rstat_N_P<0> および Rstat_N_P<1> ピンがデバイスの反対側に配置されるため、デザインでタイミングが満たされないことがあります。次のようなタイミング エラー メッセージが表示されます。

タイミング エラーの例

Timing constraint: TS_pl4_snk_clk0_clk_div = PERIOD TIMEGRP
"pl4_snk_clk0_clk_div" TS_RDClk_P / 2 HIGH 50% INPUT_JITTER 0.3 ns;

5882 paths analyzed, 3637 endpoints analyzed, 2 failing endpoints
2 timing errors detected. (2 setup errors, 0 hold errors, 0 component switching limit errors)
Minimum period is 6.178ns.
--------------------------------------------------------------------------------
Slack: -0.464ns (requirement - (data path - clock path skew + uncertainty))
Source: core_pl4_snk_top0/U0/c1.cal0/RStat_d3_1 (FF)
Destination: core_pl4_snk_top0/U0/c1.cal0/rstat1_ff (FF)
Requirement: 5.714ns
Data Path Delay: 6.420ns (Levels of Logic = 0)
Clock Path Skew: 0.396ns (1.134 - 0.738)
Source Clock: RDClkDiv_User rising at 0.000ns
Destination Clock: RDClkDiv_User rising at 5.714ns
Clock Uncertainty: 0.154ns

Clock Uncertainty: 0.154ns ((TSJ^2 + TIJ^2)^1/2 + DJ) / 2 + PE
Total System Jitter (TSJ): 0.070ns
Total Input Jitter (TIJ): 0.300ns
Discrete Jitter (DJ): 0.000ns
Phase Error (PE): 0.000ns

Maximum Data Path at Slow Process Corner: core_pl4_snk_top0/U0/c1.cal0/RStat_d3_1 to core_pl4_snk_top0/U0/c1.cal0/rstat1_ff
Location Delay type Delay(ns) Physical Resource
Logical Resource(s)
------------------------------------------------- -------------------
SLICE_X11Y62.DQ Tcko 0.430 core_pl4_snk_top0/U0/c1.cal0/RStat_d3<1>
core_pl4_snk_top0/U0/c1.cal0/RStat_d3_1
OLOGIC_X16Y1.D1 net (fanout=1) 5.220 core_pl4_snk_top0/U0/c1.cal0/RStat_d3<1>
OLOGIC_X16Y1.CLK0 Todck 0.770 RStat_i(1)
core_pl4_snk_top0/U0/c1.cal0/rstat1_ff
------------------------------------------------- ---------------------------
Total 6.420ns (1.200ns logic, 5.220ns route)
(18.7% logic, 81.3% route)

ソリューション

この問題を回避するには、RSTAT ピンに LOC 制約を設定し、デバイスの同じ側に配置します。

アンサー レコード リファレンス

マスター アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
35109 SPI-4.2 v10.1 - ISE Design Suite 12.1 でのリリース ノートおよび既知の問題 N/A N/A

関連アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
35180 Spartan-6 - 12.4 ソフトウェアの Spartan-6 FPGA に関する既知の問題 N/A N/A
35109 SPI-4.2 v10.1 - ISE Design Suite 12.1 でのリリース ノートおよび既知の問題 N/A N/A
AR# 34629
日付 12/15/2012
ステータス アクティブ
種類 一般
ツール
IP
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