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AR# 34718

MIG Virtex-6 DDR2/DDR3 - PHY アーキテクチャ

説明

Virtex-6 MIG DDR2/DDR3 デザインは、ユーザー インターフェイス、コントローラ、および PHY の3 つの主要部分から構成されています。

PHY は外部 DDR2 または DDR3 SDRAM への物理インターフェイスで、メモリ デバイスへのインターフェイスに必要な信号のタイミングおよびシーケンスを生成します。クロック、アドレス、および制御生成ロジック、書き込みおよび読み出しデータパス、電源投入後に SDRAM メモリを初期化するためのステート ロジックが含まれます。また、キャリブレーション ロジックも含まれており、システムのスタティック遅延およびダイナミック遅延を考慮するため読み出し/書き込みデータ パスのタイミング トレーニングを実行します。

PHY ロジックの詳細は、『Virtex-6 Memory Interface Solutions User Guide』の「DDR2 and DDR3 SDRAM Memory Interface Solution」 -> 「Core Architecture」 -> 「PHY」セクションを参照してください。

メモ : このアンサーは、ザイリンクス MIG ソリューション センタ (ザイリンクス アンサー 34243) の一部です。ザイリンクス MIG ソリューション センタ には、MIG に関するすべての質問についての回答が含まれます。MIG を含むデザインを新しく作成する場合、または問題のトラブルシュートをする場合は、このザイリンクス MIG ソリューション センタ から情報を入手してください。

ソリューション

Virtex-6 MIG デザイン アシスタントのこのセクションでは、PHY ロジックのデザインに焦点を置いています。次のカテゴリに分類されています。

PHY の信号およびパラメータの説明- (ザイリンクス アンサー 34923)

PHY の初期化およびキャリブレーションの手順- (ザイリンクス アンサー 34740)

PHY アーキテクチャ デザイン - (ザイリンクス アンサー 35189)

DFI インターフェイス - (ザイリンクス アンサー 35164)

スタンドアロン PHY のサポート- (ザイリンクス アンサー 35168)

アンサー レコード リファレンス

関連アンサー レコード

AR# 34718
日付 12/15/2012
ステータス アクティブ
種類 一般
デバイス 詳細 概略
IP
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