PHY ロジックには、電源投入後に SDRAM メモリを初期化するステート ロジックが含まれており、システムのスタティック遅延およびダイナミック遅延を考慮する読み出し/書き込みデータ パスのタイミング トレーニングが実行されます。このキャリブレーション プロセスが正しく完了すると、phy_init_done がアサートされます。phy_init_done がアサートされない場合、さまざまなデザインの側面を解析する必要があります。このアンサーは MIG デザイン アシスタントの一部で、キャリブレーション エラー (phy_init_done がアサートされない) の原因を正しくデバッグするプロセスに重点を置いています。
メモ : このアンサー レコードは MIG ハードウェア デバッグに関連したアンサー レコードの 1 つで、ユーザーがデバッグ ポートが有効になっている MIG サンプル デザインを実行しているものと仮定しています。最初に推奨されているハードウェアでのデバッグ フローを実行してください。詳細は、(ザイリンクス アンサー 34588) を参照してください。
メモ : このアンサーは、ザイリンクス MIG ソリューション センタ (ザイリンクス アンサー 34243) の一部です。ザイリンクス MIG ソリューション センタでは、MIG に関する質問に対する回答をすべて閲覧できます。MIG を含むデザインを新しく作成する場合、または問題のトラブルシュートをする場合は、このザイリンクス MIG ソリューション センタから情報を入手してください。
キャリブレーション デバッグでの最初の手順は、次のとおりです。
| Answer Number | アンサータイトル | 問題の発生したバージョン | 修正バージョン |
|---|---|---|---|
| 35094 | MIG Virtex-6 および 7 シリーズ DDR3 - 書き込みレベリング | N/A | N/A |
| Answer Number | アンサータイトル | 問題の発生したバージョン | 修正バージョン |
|---|---|---|---|
| 35169 | MIG Virtex-6 DDR2/DDR3 - エラーが発生するキャリブレーション段階の確認 | N/A | N/A |
| 35129 | MIG Virtex-6 DDR2/DDR3 - 読み出しレベリング ステージ 2 | N/A | N/A |
| 35118 | MIG Virtex-6 DDR2/DDR3 - 読み出しレベリング ステージ 1 | N/A | N/A |
| 35110 | MIG Virtex-6 DDR3 - ライト キャリブレーション | N/A | N/A |
| 34588 | MIG Virtex-6 DDR2/DDR3 - Board Debug including general debug, calibration debug, and data error debug | N/A | N/A |
| 34308 | MIG Virtex-6 DDR3/DDR2 - ピン配置およびバンク要件が満たされているかどうかの確認 | N/A | N/A |
| 34544 | MIG Virtex-6 DDR2/DDR3 - ボード レイアウト | N/A | N/A |
| 34740 | MIG Virtex-6 DDR2/DDR3 - PHY の初期化およびキャリブレーション | N/A | N/A |
| 34709 | MIG Virtex-6 DDR2/DDR3 - データ エラーのデバッグ | N/A | N/A |