AR# 34763

MIG Virtex-6 および 7 Series DDR2/DDR3 - 読み出しの実行

説明

このアンサーは、MIG でのユーザー インターフェイス (UI) からの読み出し実行に関する情報を提供します。

注記 : このアンサーは、ザイリンクス MIG ソリューション センター (ザイリンクス アンサー 34243) から抜粋したものです。ザイリンクス MIG ソリューション センターには、MIG に関する質問を解決するのに役立つ情報が記載されています。MIG を含むデザインを新しく作成する場合、または問題をトラブルシュートする場合は、このザイリンクス MIG ソリューション センターから情報を入手してください。

ソリューション

ユーザー インターフェイスでの読み出しデータ

読み出しデータは、要求された順番にユーザー インターフェイス (UI) により返され、app_rd_data_valid がアサートされたときに有効になります。

アドレス指定

  • MIG コントローラーではユーザー インターフェイスにフラット アドレス空間が使用され、SDRAM に必要なアドレスに変換されます。
  • MIG コントローラーではシーケンシャルおよびインターリーブの読み出しがサポートされています。
  • BL=8 のシーケンシャル読み出しのバースト順序は、指定されているアドレスで開始し、順次インクリメントしますが、アドレス 3 および 7 の後に折り返します。バーストは上位 4 つと下位 4 つのアドレス ロケーションに分割されます。 たとえば、列アドレスが 011 の場合、返されるデータのシーケンスは、3、0、1、2、7、4、5、6 となります。列アドレスが 101 の場合、返されるデータのシーケンスは、5、6、7、4、1、2、3、0 となります。これは JEDEC 規格に準拠しています。
    • シーケンシャルおよびインターリーブのバーストの詳細は、DDR2 SDRAM 規格 JESD79-2C (表 9) またはDDR3 SDRAM 規格 JESD79-3 (表 3) を参照してください。
  • バースト チョップが 4 の場合 (DDR3 のみ)、有効なデータが 4 サイクル出力された後、無効なデータが 4 サイクル続きます。バースト アドレス指定の詳細は DDR3 JEDEC 仕様を参照してください。

その他の情報

タイミング図および詳細は、『Virtex-6 メモリ インターフェイス ソリューション ユーザー ガイド』および『7 シリーズ FPGA メモリ インターフェイス ソリューション ユーザー ガイド』の「DDR2 および DDR3 SDRAM メモリ インターフェイス ソリューション」 → 「コアへのインターフェイス」 → 「読み出しパス」セクションを参照してください。 これらのガイドには、連続操作およびすべてのバースト長についての例が含まれています。

アンサー レコード リファレンス

マスター アンサー レコード

関連アンサー レコード

AR# 34763
日付 09/26/2013
ステータス アクティブ
種類 ソリューション センター
デバイス 詳細 概略
IP