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AR# 34811

XST - 「ERROR:HDLCompiler:661 - Non-net port clk_i cannot be of mode input」というエラー メッセージが表示される

説明

デザインで Spartan-6/Virtex-6 FPGA より以前のデバイスをターゲットとした場合には合成が問題なく完了しましたが、Spartan-6/Virtex-6 FPGA をターゲットとすると、次のようなエラー メッセージが表示されます。これはなぜですか。

ERROR:HDLCompiler:661 - "<verilog file>" Line #: Non-net port clk_i cannot be of mode input

ソリューション

XST では Virtex-6 および Spartan-6 FPGA から新しいパーサーを使用するようになっており、言語サポートが拡張され、より厳しい LRM ガイドラインに従っています。

このエラーは、デザインで `default_nettype none を使用してワイヤの自動推論をオフにすると発生します。

XST では、Spartan-6/Virtex-6 FPGA で、ポート信号が宣言されているがそのワイヤが暗示的に宣言されていないデザインに対してこのエラー メッセージが正しく表示されます。たとえば、次のようなブラック ボックスのコードに対して上記のエラー メッセージが表示されます。

`default_nettype none // Do not to infer wiring.

modulemy_module

(
input clk ,//
inputreset ,//
inputdata_in ,//
outputdata_out //
);

これは、Verilog 2001 LRM のセクション 19.2 に準拠したものです。

この問題に関してさらにヘルプが必要な場合は、サポート サイトからテクニカル サポートにご連絡ください。

AR# 34811
日付 12/15/2012
ステータス アクティブ
種類 一般
ツール
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