UPGRADE YOUR BROWSER

We have detected your current browser version is not the latest one. Xilinx.com uses the latest web technologies to bring you the best online experience possible. Please upgrade to a Xilinx.com supported browser:Chrome, Firefox, Internet Explorer 11, Safari. Thank you!

AR# 35112

MIG Virtex-6 DDR2/DDR3 PHY - キャプチャ ロジック

説明

MIG Virtex-6 DDR2/DDR3 デザインは、内部生成されたクロックを使用して読み出し中に DQ のデータを取り込みます。Virtex-5 DDR2 など以前の MIG デザインでは DQS ストローブがデータの取り込みに使用されていました。内部生成クロックを使用したデータの取り込みは、フリーランニング クロックであり、DQS とは違ってプリアンブル/ポストアンプル グリッチがないので、有益です。MIG Vitrex-6 デザインでは、DQS バイトのデータ キャプチャにキャプチャ クロックと再同期化クロックの 2 つが使用されます。

メモ : このアンサーは、MIG ソリューション センタ (ザイリンクス アンサー 34243) の一部です。ザイリンクス MIG ソリューション センタには、MIG に関するすべての質問に対する回答が含まれます。MIG でデザインを新しく作成する場合、または問題のトラブルシュートをする場合は、このザイリンクス MIG ソリューション センタから情報を入手してください。

ソリューション

MMCM では CLKPERF 出力を使用してキャプチャ クロックおよび再同期化クロックを生成するため、入力システム クロックを使用します。この CLKPERF 出力は、バッファを使用せずに MMCM から I/O へ直接出力される低ジッタ クロック ソースです。 この MMCM は、rtl/ip_top ディレクトリの infrastructure.v/.vhd モジュールにあります。MMCM の CLKPERF 出力は、OSERDES/IODELAY エレメントに配線されます。これらの IODELAY エレメントは BUFIO (キャプチャ ロジック) および BUFR (再同期化ロジック) のローカル クロック バッファを駆動し、CPT および RSYNC クロックを生成します。IODELAY によりこれらのクロックをそれぞれ個別に調整できるので、メモリからの読み出しデータ アイのキャプチャの信頼性が高くなります。

このキャプチャ/再同期化ロジックの図は、『Virtex-6 FPGA Memory Interface Solutions User Guide』 の「DDR2 and DDR3 SDRAM Memory Interface Solution」 -> 「Core Architecture」 -> 「PHY」 -> 「Clocking Architecture」にある「PHY Clocking Architecture」の図 (図 1-49) を参照してください。このロジックの詳細は、『Virtex-6 FPGA Memory Interface Solutions User Guide』の「DDR2 and DDR3 Memory Interface Solution」 -> 「Core Architecture」 -> 「PHY」セクションを参照してください。

配置 :
(ザイリンクス アンサー 34477) - キャプチャ ロジックの配置要件
(ザイリンクス アンサー 34540) - 再同期化 (RSYNC) ロジックの使用および配置


アンサー レコード リファレンス

関連アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
34477 MIG Virtex-6 DDR2/DDR3 - キャプチャ ロジックの配置要件 N/A N/A
AR# 35112
日付 12/15/2012
ステータス アクティブ
種類 一般
デバイス 詳細 概略
IP
このページをブックマークに追加