AR# 35453

12.1 SP601 - 「NET "fpga_0_Ethernet_MAC_PHY_tx_clk_pin" CLOCK_DEDICATED_ROUTE = FALSE;」というエラー メッセージが表示される


この問題は、EDK 12.1 で BIST デザインをインプリメントするときに発生します。

There is only a select set of IOBs that can use the fast path to the Clocker buffer, and they are not being used. You may want to analyze why this problem exists and correct it. If this sub optimal condition is acceptable for this design, you may use the CLOCK_DEDICATED_ROUTE constraint in the .ucf file to demote this message to a WARNING and allow your design to continue. However, the use of this override is highly discouraged as it may lead to very poor timing results. It is recommended that this error condition be corrected in the design. A list of all the COMP.PINs used in this clock placement rule is listed below. These examples can be used directly in the .ucf file to override this clock rule.NET "fpga_0_Ethernet_MAC_PHY_tx_clk_pin" CLOCK_DEDICATED_ROUTE = FALSE;


ツールで提供される提案の代わりに、次の制約を UCF に追加すると、最適なタイミングを得られます。

NET "fpga_0_Ethernet_MAC_PHY_rx_clk_pin" CLOCK_DEDICATED_ROUTE = FALSE;

アンサー レコード リファレンス

マスター アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
33225 Spartan-6 FPGA SP601 評価キット - 既知の問題およびリリース ノート マスター アンサー レコード N/A N/A
AR# 35453
日付 05/20/2012
ステータス アクティブ
種類 既知の問題
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