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AR# 35913

PCI Express のデザイン アシスタント - 1 回のメモリ読み出し要求で複数の完了が送信される

説明


1 回のメモリ読み出し要求で複数の完了が送信されるのはなぜですか。

メモ : このアンサーは、PCI Express のザイリンクス ソリューション センター (ザイリンクス アンサー 34536) の一部です。PCI Express のザイリンクス ソリューション センターには、PCIe に関するすべての質問が集められています。PCI Express を使用した新規デザインを開始したり、問題をトラブルシュートする場合には、この PCI Express のソリューション センターから正確な情報を入手してください。

ソリューション


セクション 2.3.1.1 にある PCI Express 仕様には、1 回の読み出し要求に対し完了が分割されることに関する詳細が記載されています。サイズが 64 バイトを超える読み出しの場合はほぼ常に複数の完了に分割され、64 バイト未満の読み出しでも、読み出しの開始アドレスによっては分割は頻繁に行われます。ユーザー アプリケーションはこうしたシナリオに対応できる必要があります。

読み出し要求に応答してデータが返されるときのさまざまなルールや詳細については、仕様のセクション 2.3.1.1 を参照してください。また、完了の順序に関する詳細は (ザイリンクス アンサー 36591) を参照してください。

改訂履歴
02/21/2011 - 初期リリース

アンサー レコード リファレンス

関連アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
34538 PCI Express のザイリンクス ソリューション センター - デザイン アシスタント N/A N/A
AR# 35913
日付 12/15/2012
ステータス アクティブ
種類 一般
IP
  • Virtex-6 FPGA Integrated Block for PCI Express ( PCIe )
  • Virtex-5 Integrated Endpoint Block
  • Spartan-6 FPGA Integrated Endpoint Block for PCI Express ( PCIe )
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