AR# 36511

MIG 7 シリーズおよび Virtex-6 MIG DDR2/DDR3 ソリューション センター デザイン アシスタント - コントローラー アーキテクチャ デザイン

説明


メモリ コントローラー (MC) は、ユーザー/ネイティブ インターフェイスからの要求をすべて受信し、論理キューに格納します。これらの要求の処理中、MC で JEDEC 規格/メモリ デバイスの機能およびタイミングの要件が満たされているかが確認されます。MC は読み出し/書き込みコマンドを受信するだけですが、読み出し/書き込みを完了するのに必要なすべてのコマンド (Refresh、Activate、Precharge) が送信されているかを確認する必要があります。MIG 7 シリーズおよび Virtex-6 FPGA デザイン アシスタントのこのセクションでは、DDR2/DDR3 MC のアーキテクチャ デザインについて説明します。特定の質問に関連する情報を次のリンクから選択してください。

注記 : このアンサーは、ザイリンクス MIG ソリューション センター (ザイリンクス アンサー 34243) の一部です。ザイリンクス MIG ソリューション センターは、MIG に関する質問を解決するのに役立つ情報を掲載しています。MIG を含むデザインを新しく作成する場合、または問題をトラブルシュートする場合は、このザイリンクス MIG ソリューション センターから情報を入手してください。

ソリューション


MIG 7 series MC アーキテクチャ デザインの図を次に示します。




MIG Virtex-6 MC アーキテクチャ デザインの図を次に示します。



それぞれのブロックの詳細については、こちらを参照してください。

7 シリーズのメモリ コントローラーの詳細については、『7 シリーズ FPGA メモリ インターフェイス ソリューション ユーザー ガイド』 (UG586) の「DDR2 and DDR3 SDRAM Memory Interface Solution」→「Core Architecture」→「Memory Controller」を参照してください。

Virtex-6 のメモリ コントローラーの詳細については、『Virtex-6 FPGA メモリ インターフェイス ソリューション ユーザー ガイド』 (UG406) の「DDR2 and DDR3 SDRAM Memory Interface Solution」→「Core Architecture」→「Memory Controller」を参照してください。

改訂履歴
2012/09/20 - 初版

アンサー レコード リファレンス

マスター アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
34243 ザイリンクス メモリ インターフェイス ソリューション センター N/A N/A

サブアンサー レコード

AR# 36511
日付 09/20/2012
ステータス アクティブ
種類 ソリューション センター
デバイス 詳細 概略
IP