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AR# 36545

Virtex-6 FPGA Integrated Block Wrapper PCI Express - 上位レーンが意図的に使用されていない場合コアでリンク トレインが実行されない

説明

既知の問題 : v2.3, v2.2, v2.1, v1.7 v1.6, v1.5, v1.4, v1.3

未使用の GTX シリアル ピンが物理的にリンク パートナーのレーンの 1 つに接続されている場合、エンドポイント コアはトレインしません。

たとえば、ボードが x8 として配線されているが、x4 または x1 コアのみが使用されている場合、x8 対応のスロットに挿入すると、リンク トレインは実行されません。

ソリューション

これは、デザインが ISE 13.1 または 12.x ソフトウェアでインプリメントされると発生する既知の問題です。 

原因は、(ザイリンクス アンサー 35055) で説明される自動マクロ挿入にあります。

自動的に生成されたマクロが挿入されると、この検出終端が変更され、リンク パートナーがエンドポイントを使用して正しくトレインされなくなります。

この問題を修正するように、マクロをアップデートする予定です。

このアンサーは、マクロがアップデートされた時点で更新されます。 修正を含んだソフトウェアのバージョンも記載されます。

この問題を回避するには、未使用 GTX の RCV_TERM_VTTRX 属性を FPGA Editor で FALSE に変更する必要があります。

リンク パートナーで正しいレーン数が検出されるよう、終端が変更されます。

この修正は FPGA Editor でしか加えることができません。


FPGA Editor で正しい変更を加えるには、次を実行します。

  1. 配線済みの NCD を FPGA Editor で開きます。
  2. FPGA Editor のウィンドウ右端に Read Write モードであることが表示されるまで editmode ボタン (画面右側にある) を押し続けます。
  3. GTX コンポーネントを検索して 1 回クリックしてハイライトします。
    注記 : コンポーネントをダブルクリックはしないでください。
  4. editblock ボタンをクリックして新しいウィンドウを開きます。
  5. この新しいウィンドウで RCV_TERM_VTTRX 属性を見つけてください。 
  6. この属性はチェック ボックスで、現在のところ TRUE に設定されています。
    これを FALSE に変更し、この新しい NCD に保存します。

FPGA Editor のレコーディング機能を使用すると、これを FPGA Editor 内で自動的に変更されるようにできます。 

この機能の詳細は、(ザイリンクス アンサー 41222) を参照してください。

NCD を保存した後、BitGen でビット ファイルを生成できます。

改訂履歴
2011/03/26 - FPGA Editor レコーディング スクリプトのアップデート
2011/02/10 - 関係するソフトウェア バージョンのアップデート
2011/02/08- 初版

アンサー レコード リファレンス

マスター アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
35322 Virtex-6 FPGA Integrated Block Wrapper v1.5 for PCI Express - ISE Design Suite 12.1 でのリリース ノートおよび既知の問題 N/A N/A
AR# 36545
日付 03/18/2015
ステータス アクティブ
種類 既知の問題
デバイス 詳細 概略
ツール 詳細 概略
IP
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