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AR# 36573

MIG v3.5、Virtex-6 DDR3/QDRII+ - マスターとスレーブの DCI カスケード バンクの間にシステム クロック グループを配置できない

説明

マスターとスレーブの DCI カスケード バンクの間にシステム クロック グループを配置して MIG デザインを生成すると、PAR で次のようなエラー メッセージが表示されます。''

ERROR:Place:1104 - The following banks: Bank 24, Bank 25 have been constrained to implement DCI Cascade, but the IOs locked to these banks with incompatible VCCO:

Bank 24: IO Standard 0: Name = HSTL_I_DCI, VREF = 0.75, VCCO = 1.50, TERM = SPLIT, DIR = INPUT, DRIVE_STR = NR
IO Standard 1: Name = HSTL_I_DCI, VREF = 0.75, VCCO = 1.50, TERM = SPLIT, DIR = INPUT, DRIVE_STR = NR
Bank 25: IO Standard 0: Name = LVCMOS25, VREF = NR, VCCO = 2.50, TERM = NONE, DIR = INPUT, DRIVE_STR = NR
IO Standard 1: Name = LVCMOS25, VREF = NR, VCCO = 2.50, TERM = NONE, DIR = OUTPUT, DRIVE_STR = NR
IO Standard 2: Name = LVDS_25, VREF = NR, VCCO = 2.50, TERM = NONE, DIR = INPUT, DRIVE_STR = NR
IO Standard 3: Name = LVDS_25, VREF = NR, VCCO = NR, TERM = NONE, DIR = INPUT, DRIVE_STR = NR


DCI_CASCADE スレーブ バンクすべての VCCO 設定が、DCI_CASCADE マスター バンクの VCCO 設定と適合している必要があります。

DCI_CASCADE 制約の詳細は『制約ガイド』を参照してください。

VCCO の互換性に関する規則の詳細は、アーキテクチャのユーザー ガイドを参照してください。

PinAhead で解析を実行することで、各 I/O バンクにロックされる I/O を確認できます。

ソリューション

この問題は、ISE Design Suite 12.3 MIG v3.6 リリースで修正されています。

当面の間は、システム クロック グループを使用して MIG コントローラーを再生成し、マスターおよびスレーブの DCI カスケード バンクの間に配置されないようにしてください。

アンサー レコード リファレンス

マスター アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
36211 MIG v3.5 - ISE Design Suite 12.2 でのリリース ノートおよび既知の問題 N/A N/A
AR# 36573
日付 08/20/2014
ステータス アクティブ
種類 一般
デバイス 詳細 概略
IP
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