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ザイリンクス コンフィギュレーション ソリューション センター - コンフィギュレーション デザイン アドバイザリ

説明

コンフィギュレーション デザイン アドバイザリ アンサーは、現在進行中のデザインに影響する重要な問題に対して作成され、ザイリンクス アラート通知システムに含めることが可能です。

注記: ザイリンクス アラート通知プリファレンスは、https://japan.xilinx.com/support/myalerts からアップデートできます。

このアンサーは、ザイリンクス コンフィギュレーション ソリューション センター (Xilinx Answer 34904) の一部です。

ソリューション

UltraScale および UltraScale+:

UltraScale FPGA に関するデザイン アドバイザリの全リストは、次のマスター アンサー レコードから参照してください。

 

(Xilinx Answer 61598) Kintex UltraScale FPGA のデザイン アドバイザリのマスター アンサー
(Xilinx Answer 61930) Virtex UltraScale FPGA のデザイン アドバイザリのマスター アンサー

 

UltraScale および UltraScale+:

 

2017 年 4 月 10 日のデザイン アドバイザリ
(Xilinx Answer 68832) Vivado 2016.4 (およびそれ以前) を使用した UltraScale FPGA、UltraScale+ FPGA、および Zynq UltraScale+ MPSoC eFUSE プログラミングに関するデザイン アドバイザリ
2016 年 12 月 19 日のデザイン アドバイザリ
(Xilinx Answer 67645) 7 シリーズおよび UltraScale アーキテクチャ FPGA のデザイン アドバイザリ - コンフィギュレーション フォールバックおよび POST_CRC の制限
2016 年 11 月 1 日のデザイン アドバイザリ
(Xilinx Answer 68006) 2016.1 および 2016.2 ザイリンクス デザイン ツール (Vivado、SDAccel、SDSoC) の write_bitstream に関するデザイン アドバイザリ - マルチスレッドが原因でコンフィギュレーション メモリ セルが正しく設定されない可能性がある
2015 年 12 月 21 日のデザイン アドバイザリ
(Xilinx Answer 65792) UltraScale RSA 認証のデザイン アドバイザリ - RSA 認証を使用する UltraScale デバイスでコンフィギュレーション インターフェイスの幅が狭いとビットストリーム認証エラーが発生する
2014 年 11 月 10 日のデザイン アドバイザリ
(Xilinx Answer 62631) Vivado 2014.3 のデザイン アドバイザリ - 7 シリーズおよび UltraScale FPGA の eFUSE レジスタが正しくプログラムされない

 

7 シリーズ:

7 シリーズ FPGA に関するデザイン アドバイザリの全リストは、次のマスター アンサー レコードから参照してください。

(Xilinx Answer 42944) Virtex-7 FPGA デザイン アドバイザリのマスター アンサー
(Xilinx Answer 42946) Kintex-7 FPGA デザイン アドバイザリのマスター アンサー
(Xilinx Answer 51456) Artix-7 FPGA デザイン アドバイザリのマスター アンサー

 

Virtex-7 コンフィギュレーションに関するデザイン アドバイザリ:

2016 年 12 月 19 日のデザイン アドバイザリ
(Xilinx Answer 67645) 7 シリーズおよび UltraScale アーキテクチャ FPGA のデザイン アドバイザリ - コンフィギュレーション フォールバックおよび POST_CRC の制限
2014 年 11 月 10 日のデザイン アドバイザリ
(Xilinx Answer 62631) Vivado 2014.3 のデザイン アドバイザリ - 7 シリーズおよび UltraScale FPGA の eFUSE レジスタが正しくプログラムされない
2012 年 11 月 5 日のデザイン アドバイザリ
(Xilinx Answer 52193) 7 シリーズ BPI マルチブートのデザイン アドバイザリ - フォールバックが発生するとフラッシュ アクセスが BPI 非同期モードになる
2012 年 8 月 20 日のデザイン アドバイザリ
(Xilinx Answer 50906) Kintex-7 325T、410T、および Virtex-7 485XT プロダクション デバイスのデザイン アドバイザリ - GES およびプロダクション デバイス間のビットストリーム互換性要件

 

Kintex-7 コンフィギュレーションに関するデザイン アドバイザリ:

2016 年 12 月 19 日のデザイン アドバイザリ
(Xilinx Answer 67645) 7 シリーズおよび UltraScale アーキテクチャ FPGA のデザイン アドバイザリ - コンフィギュレーション フォールバックおよび POST_CRC の制限
2014 年 11 月 10 日のデザイン アドバイザリ
(Xilinx Answer 62631) Vivado 2014.3 のデザイン アドバイザリ - 7 シリーズおよび UltraScale FPGA の eFUSE レジスタが正しくプログラムされない
2013 年 4 月 3 日のデザイン アドバイザリ
(Xilinx Answer 50906) プロダクション Kintex-7 325T、410T、420T および Virtex-7 485XT、690XT のデザイン アドバイザリ - GES およびプロダクション デバイスとのビットストリームの互換性: 7V690T プロダクション デバイスのアップデート
2012 年 11 月 5 日のデザイン アドバイザリ
(Xilinx Answer 50906) プロダクション Kintex-7 325T、410T、および Virtex-7 485XT のデザイン アドバイザリ - GES およびプロダクション デバイスとのビットストリームの互換性: 14.3/2012.3 のアップデート
2012 年 10 月 29 日のデザイン アドバイザリ
(Xilinx Answer 52193) 7 シリーズ BPI マルチブートのデザイン アドバイザリ - フォールバックが発生するとフラッシュ アクセスが BPI 非同期モードになる
2012 年 10 月 22 日のデザイン アドバイザリ
(Xilinx Answer 50617) Kintex-7 および Virtex-7 FPGA プロダクション GTX トランシーバーのデザイン アドバイザリ: ビットストリーム互換性セクションのアップデート
2011 年 10 月 17 日のデザイン アドバイザリ
(Xilinx Answer 44421) 13.2 iMPACT のデザイン アドバイザリ - Kintex-7 に正しくない間接プログラム コア ファイルが読み込まれ、デバイスが破損する可能性がある

 

Artix-7 コンフィギュレーションに関するデザイン アドバイザリ:

2016 年 12 月 19 日のデザイン アドバイザリ
(Xilinx Answer 67645) 7 シリーズおよび UltraScale アーキテクチャ FPGA のデザイン アドバイザリ - コンフィギュレーション フォールバックおよび POST_CRC の制限
2016 年 10 月 31 日のデザイン アドバイザリ
(Xilinx Answer 68006) 2016.1 および 2016.2 ザイリンクス デザイン ツール (Vivado、SDAccel、SDSoC) の write_bitstream に関するデザイン アドバイザリ - マルチスレッドが原因でコンフィギュレーション メモリ セルが正しく設定されない可能性がある
2014 年 11 月 10 日のデザイン アドバイザリ
(Xilinx Answer 62631) Vivado 2014.3 のデザイン アドバイザリ - 7 シリーズおよび UltraScale FPGA の eFUSE レジスタが正しくプログラムされない
2013 年 8 月 26 日のデザイン アドバイザリ
(Xilinx Answer 57045) Artix-7/Kintex-7 のデザイン アドバイザリ - CFGBVS をバンク 0 の VCCO に設定する場合、コンフィギュレーションでバンク 14 と 15 を 3.3V または 2.5V にする必要がある
2012 年 10 月 29 日のデザイン アドバイザリ
(Xilinx Answer 52193) 7 シリーズ BPI マルチブートのデザイン アドバイザリ - フォールバックが発生するとフラッシュ アクセスが BPI 非同期モードになる

 

古いアーキテクチャ

6 シリーズ FPGA に関するデザイン アドバイザリの全リストは、次のマスター アンサー レコードから参照してください。

(Xilinx Answer 34565) Virtex-6 FPGA デザイン アドバイザリのマスター アンサー
(Xilinx Answer 34856) Spartan-6 FPGA のデザイン アドバイザリのマスター アンサー

 

Virtex-6 コンフィギュレーションに関するデザイン アドバイザリ:

2012 年 8 月 13 日のデザイン アドバイザリ:
(Xilinx Answer 51145) デザイン アドバイザリ - 14.2 iMPACT - Virtex-6 で Indirect プログラムを使用すると警告メッセージなしにツールが停止する
2011 年 8 月 8 日のデザイン アドバイザリ
(Xilinx Answer 42682) Virtex-6 FPGA のデザイン アドバイザリ- 13.x iMPACT - JTAG チェーンに FPGA 以外も含まれるときに eFUSE キーのプログラムが正しく実行されない
2011 年 7 月 11 日のデザイン アドバイザリ
(Xilinx Answer 41821) Virtex-6 FPGA のデザイン アドバイザリ- BitGen Option -g Next_Config_Addr: デフォルト値の変更
2011 年 7 月 6 日のデザイン アドバイザリ
(Xilinx Answer 42682) Virtex-6 FPGA のデザイン アドバイザリ- 13.x iMPACT - JTAG チェーンに FPGA 以外も含まれるときに eFUSE キーのプログラムが正しく実行されない
2010 年 10 月 18 日のデザイン アドバイザリ
(Xilinx Answer 38134) Virtex-6 コンフィギュレーション - 電源投入時に PROGRAM_B ピンを Low に保持してもコンフィギュレーションが遅延されない

 

Spartan-6 コンフィギュレーションに関するデザイン アドバイザリ:

2013 年 6 月 19 日のデザイン アドバイザリ
(Xilinx Answer 56363) Spartan-6 FPGA のデザイン アドバイザリ - デバイスがコンフィギュレーションされるとピンの値が反転して JTAG バウンダリスキャン テストがエラーになる
2013 年 4 月 2 日のデザイン アドバイザリ
(Xilinx Answer 55037) Spartan-3A および Spartan-6 のデザイン アドバイザリ: SelectMAP コンフィギュレーション後に Readback CRC がイネーブルになり ABORT がトリガーされると、Readback CRC でスプリアス エラーが検出されることがある
2012 年 11 月 19 日のデザイン アドバイザリ:
(Xilinx Answer 52716) Spartan-6 FPGA のデザイン アドバイザリ - SEM_IP または POST_CRC を含むコンフィギュレーション リードバックを実行すると、電力分配ネットワーク ノイズが発生し SelectIO および GTP インターフェイスに影響する
2011 年 3 月 1 日のデザイン アドバイザリ
(Xilinx Answer 40387) Spartan-6 コンフィギュレーションのデザイン アドバイザリ - コンフィギュレーションの最後に GCLK0 入力にグリッチが発生する
(Xilinx Answer 40818) Spartan-6 SelectIO のデザイン アドバイザリ - Spartan-6 FPGA の入力に対して BitGen で INTERM_XX がオンにならない
2010 年 12 月 13 日のデザイン アドバイザリ:
(Xilinx Answer 39582) Spartan-6 のデザイン アドバイザリ- POST_CONFIG_CRC を使用しているときに INIT_B をユーザー I/O にできない
2010 年 11 月 15 日のデザイン アドバイザリ:
(Xilinx Answer 38733) Spartan-6 のデザイン アドバイザリ - LX100/LX100T SMAP x16 CCLK 最大周波数の削減

アンサー レコード リファレンス

マスター アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
34904 ザイリンクス コンフィギュレーション ソリューション センター N/A N/A

関連アンサー レコード

AR# 37252
日付 07/31/2017
ステータス アクティブ
種類 デザイン アドバイザリ
デバイス 詳細 概略
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