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AR# 37472

Design Assistant for PCI Express - Integrated Block for PCI Express のメモリ (または MIM) インターフェイスでパケットを読み出す方法

説明

このアンサーでは、PCI Express Integrated Block のメモリ インターフェイスでパケットを読み出す方法について説明します。

メモ : このアンサーは、PCI Express のザイリンクス ソリューション センター (ザイリンクス アンサー 34536) の一部です。PCI Express のザイリンクス ソリューション センターには、PCIe に関する質問への回答が掲載されています。PCIe を使用した新規デザインを開始したり、問題をトラブルシュートする場合には、この PCIe のソリューション センターから正確な情報を入手してください。

ソリューション

TLP はすべてメモリまたは MIM インターフェイスを通過します。MIM インターフェイスは、2 組のデュアル ポートの BRAM で構成されています。1 組は送信側用、もう 1 組は受信側用です。BRAM の使用率はコアと、コアに対して選択されているオプションによって異なります。BRAM は FPGA デバイスの一部であり、この統合ブロックの一部ではありません。このため、次にリストされているインターフェイスで BRAM に送受信される TLP を処理できます。

TX 側には次の信号があります。
MIMTXWEN
MIMTXWADDR
MIMTXWDATA
MIMTXREN
MIMTXRADDR
MIMTXRDATA

RX 側には次の信号があります。
MIMRXWEN
MIMRXWADDR
MIMRXWDATA
MIMRXREN
MIMRXRADDR
MIMRXRDATA

名前に含まれている W および R はそれぞれ「書き込み」、「読み出し」を示します。
EN は BRAM に対するイネーブルであることを表します。
ADDR はBRAM のアドレスであることを表します。
DATA は BRAM で読み出されているまたは書き込まれているデータを示します。
DATA バスには TLP が含まれます。

BRAM の書き込み側の DATA および ADDR は WEN 信号にアラインします。
BRAM の読み出し側の DATA は REN 信号の 2 クロック サイクル後に BRAM から出力されます。
デバイスによっては、追加ビットが MIM***DATA バスに追加されることがあります。追加されるビットは無視することができます。MIM***DATA バスの有効な TLP データは常に1DW または 2DW です。1 または 2 DW 長よりも長くなる上位ビットは無視することができます。

次の図は、送信 MIM インターフェイスの 1 DW のデータの完了を示しています。データ幅は 64 ビットまたは 2 DW で、追加ビットはありません。



次の図は、送信 MIM インターフェイスの 1 DW のデータの完了を示しています。データ幅は 64 ビットまたは 2 DW で、4 つの追加ビットがあります。アドレス x324 の 9 および、アドレス x325 の 1 は無視します。


デフォルトでは MIM インターフェイスはいっぱいになると読み出しを実行するインターフェイスです。つまり、TLP が読み出される前に TLP 全体が MIM インターフェイスに書き込まれます。Virtex-6 および Spartan-6 FPGA では、送信インターフェイスでストリーミング モード機能を使用してレイテンシを改善することができます。ストリーミング モードでは、ユーザーが BRAM にフル パケットを送信し終える前に、統合ブロックで BRAM から TLP の読み出しが開始されます。ストリーミング モードの詳細は、(ザイリンクス アンサー 35920) を参照してください。

次の図は、受信 MIM インターフェイスを通過し、TRN インターフェイスに到達するパケットのフローを示しています。
次の図は、TRN インターフェイスから送信され、送信 MIM インターフェイスを通過するパケットのフローを示しています。



改訂履歴 :
11/19/2010 - 初期リリース

アンサー レコード リファレンス

関連アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
34538 PCI Express のザイリンクス ソリューション センター - デザイン アシスタント N/A N/A
AR# 37472
日付 02/28/2013
ステータス アクティブ
種類 一般
IP
  • Virtex-6 FPGA Integrated Block for PCI Express ( PCIe )
  • Spartan-6 FPGA Integrated Endpoint Block for PCI Express ( PCIe )
  • Endpoint Block Wrapper for PCI Express
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