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AR# 37817

PCI Express のデザイン アシスタント - Gen 2 で使用される TS1/TS2 順序セットの予約ビットの Gen 1 エンドポイントでの処理方法

説明

Gen 1 PCIe の場合、TS1/TS2 順序セットのビット 0 および ビット 2:7 は予約されていて 0 に設定されます。しかしこれらのビットは Gen 2 PCIe に使用されています。Gen 1 または Gen 2 モードでザイリンクス コアはこれらのビットを正しく解釈しますか。

メモ : このアンサーは PCI Express のザイリンクス ソリューション センター(ザイリンクス アンサー 34536) の一部です。PCI Express のザイリンクス ソリューション センターには、PCIe に関する質問への回答が掲載されています。PCIe でデザインを新しく作成する場合、または問題のトラブルシュートをする場合は、このザイリンクス PCI Express ソリューション センタから情報を入手してください。

ソリューション

Spartan-6 や Virtex-6 のエンドポイントなど Gen 1 モードで動作している Gen 1 エンドポイントは、仕様で求められているこれらのビットに対し 0b を送信します。これらのビットに対し 0 以外の値を送信する Gen 2 対応のデバイスと Gen 1 エンドポイントがインターフェイスしている場合、ザイリンクスの Gen 1 エンドポイントはこれらの設定を無視します。

改訂履歴
10/06/2010 - 初期リリース

アンサー レコード リファレンス

関連アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
34538 PCI Express のザイリンクス ソリューション センター - デザイン アシスタント N/A N/A
AR# 37817
日付 12/15/2012
ステータス アクティブ
種類 一般
IP
  • Spartan-6 FPGA Integrated Endpoint Block for PCI Express ( PCIe )
  • Virtex-6 FPGA Integrated Block for PCI Express ( PCIe )
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