UPGRADE YOUR BROWSER

We have detected your current browser version is not the latest one. Xilinx.com uses the latest web technologies to bring you the best online experience possible. Please upgrade to a Xilinx.com supported browser:Chrome, Firefox, Internet Explorer 11, Safari. Thank you!

AR# 37936

Virtex-6 FPGA Integrated Block Wrapper v1.6 for PCI Express - リリース ノートおよび既知の問題

説明

このアンサーは、ISE Design Suite 12.3 でリリースされる Virtex-6 FPGA Integrated Block Wrapper v1.6 for PCI Express のリリース ノートおよび既知の問題で、次の内容が記載されています。
  • 一般情報
  • 新機能
  • 修正された問題
  • 既知の問題
インストール手順、CORE Generator の一般的な問題、デザイン ツール要件は 『IP リリース ノート ガイド』
http://japan.xilinx.com/support/documentation/ip_documentation/xtp025.pdf を参照してください。

ソリューション

新機能
  • ISE 12.3 ソフトウェアをサポート
  • QPro Virtex-6 Hi-Rel デバイスをサポート
  • ISE Simulator (ISIM) をサポート
修正された問題

  • 合成/インプリメンテーション全体での Synplify フロー サポート
    • CR 531976
    • 生成されたサンプル デザインを Synplify で合成、インプリメントするスクリプトが提供されています。このスクリプトでは XST が呼び出され、ラッパー ソース コードが合成されます。このラッパー ソース コードの合成は、XST でのみサポートされます。
  • QPro Virtex-6 Hi-Rel デバイスのサポートを追加
    • CR 551821
    • QPro Virtex-6 Hi-Rel デバイスのサポートが追加されています。
  • ISE Simulator (ISIM) のサポートを追加
    • CR 448851
    • ISE Simulator (ISIM) のサポートが追加されています。
  • 8 レーンの Gen2 製品を Virtex-6 HXT デバイスでサポート
    • CR 531975
    • 8 レーンの Gen2 製品が Virtex-6 HXT デバイスでサポートされています。
  • GTX 製品設定アップデート
    • CR 556498
    • GTX 設定が PCI Express プロトコル特性化に基づき製品 GTX 設定でアップデートされています。
  • 8 レーンの Gen2 コンフィギュレーションの GUI サポート
    • CR 563396
    • GUI で、LX365T-3 デバイスの 8 レーン Gen2 デザインを生成することができず、サポートされていない LX550T-2 デバイスの 8 レーン Gen2 デザインが生成できてしまったのですが、この問題は解決しました。
  • SX315T-FF1156 の PCIe ブロック ロケーションの GUI サポート
    • CR 560140
    • SX315T-FF1156 で使用可能な PCIe ブロック ロケーションを 4 つ GUI では選択できるのに、このデバイスには使用可能な PCIe ブロックが 2 つしかない問題は解決しました。
  • VHDL デザインでコア名に「core」を使用するとインプリメンテーション エラーが発生
    • CR 538681、569546
    • VHDL デザインでコア名に「core」を使用するとインプリメンテーション エラーが発生しましたが、この問題は解決しました。「core_i」という名前は使用することはできません。これは VHDL デザインでインスタンシス名として使用されています。
  • ルート ポート コンフィギュレーションでのタイミングを改善するためのアップデート
    • CR 572179
    • ルート ポート コンフィギュレーションでのタイミングを改善するため、インプリメンテーション スクリプトおよび UCF がアップデートされました。
  • デフォルト シミュレーション テストのアップグレード
    • CR 571632、532234
    • メモリーおよび I/O の読み出しと書き込みを含めるため、デフォルト シミュレーション テストがアップグレードされました。
  • ルート ポート モデルの cfg_msg_* インターフェイス ポートを表示
    • CR 571176
    • Endpoint 製品で配布されているルート ポート モデルの最上位に cfg_msg_* ポートが表示されるようになりました。
  • ルート ポート製品の cfg_wr_rw1c_as_rw_n ポートの tHard ブロックへの接続
    • CR 571018
    • ルート ポート製品の cfg_wr_rw1c_as_rw_n ポートは、Integrated Block for PCI Express のポートに接続されるようになりました。
  • ブロックがフルのときのユーザー インターフェイスの 128 ビット ラッパのバックプレッシャー
    • CR 569361
    • 送信バッファーがフルのとき 128 ビット ラッパーがユーザー インターフェイスをバックプレッシャーを実行しなかったためデータ損失が発生していた問題は解決しました。
  • VHDL ルート ポート モデルで駆動されてないユーザー ノンポステッドの OK 信号
    • CR 568793
    • ユーザー ノンポステッドの OK 信号が VHDL ルート ポート モデルで駆動されていないため、メモリー読み出しトランザクションがユーザー インターフェイスに渡されない問題は解決しました。
  • 128 ビットのサンプル デザインの FSM でデフォルトの case 文が抜けていた問題
    • CR 567366
    • 128 ビットのサンプル デザインの FSM でデフォルトの case 文が抜けていた問題は解決しました。
  • VHDL インスタンシエーション テンプレートでの信号の再宣言
    • CR 555620
    • VHDL インスタンシエーション テンプレートで信号が再宣言されていたため、合成エラーが発生していた問題は解決しました。

既知の問題
(ザイリンクス アンサー 34009) - Virtex-6 FPGA ML605 ボード - PCI Express リンクがトレインしないので v1.3 Integrated Block Wrapper for PCI Express をインプリメンテーションで使用する必要がある
(ザイリンクス アンサー 37784) - Virtex-6 FPGA Integrated Block Wrapper v1.5 for PCI Express - x8 Gen 2 のタイミング クロージャ
(ザイリンクス アンサー 38223) - Virtex-6 Integrated Block Wrapper v2.1 および v1.6 for PCI Express - GUI でレガシ割り込みを無効にすると割り込みピン レジスタを変更できない
(ザイリンクス アンサー 38847) - Virtex-6 Integrated Block Wrapper v1.6 for PCI Express - PIO_EP.vhd で trn_trem_n がコアに接続されない
(ザイリンクス アンサー 38848) - Virtex-6 Integrated Block Wrapper v1.6 for PCI Express - UG517 の修正
(ザイリンクス アンサー 39164) - Virtex-6 Integrated Block Wrapper v1.6 および v2.1 for PCI Express - MMCM の BANDWIDTH 属性を Low に設定する必要がある
(ザイリンクス アンサー 39656) - Viretx-6 FPGA Integrated Block Wrapper for PCI Express - クロック ネット TxOutClk_bufg に制約が設定されていない
(ザイリンクス アンサー 39456) - Virtex-6 FPGA Integrated Block Wrapper for PCI Express - Delay Aligner の回避策
(ザイリンクス アンサー 40637) - Virtex-6 FPGA Integrated Block Wrapper v2.2 および v1.6 for PCI Express - Root Port Model を使用したシミュレーションで DRC エラーが発生する

改訂履歴
02/14/2011 - アンサー 39456 および 40637 を追加
02/10/2011 - 修正された CR531976 の説明を更新
12/17/2010 - アンサー 39656 を追加
11/17/2010 - アンサー 38223、38847、38848、39164 を追加
10/19/2010 - このページの太文字を修正
10/05/2010 - 初期リリース

アンサー レコード リファレンス

サブアンサー レコード

関連アンサー レコード

AR# 37936
日付 05/20/2012
ステータス アクティブ
種類 リリース ノート
デバイス
  • Virtex-6 CXT
  • Virtex-6 HXT
  • Virtex-6 LXT
  • Virtex-6 SXT
ツール
  • ChipScope Pro - 12.3
IP
  • Virtex-6 FPGA Integrated Block for PCI Express ( PCIe )
このページをブックマークに追加